微機原理半導體存儲器

微機原理半導體存儲器1第一頁，共五十九頁，2022年，8月28日微型計算機的結(jié)構(gòu)示意圖存儲器I/O接口輸入設(shè)備I/O接口數(shù)據(jù)總線DB控制總線CB地址總線AB輸出設(shè)備CPU2第二頁，共五十九頁，2022年，8月28日

時鐘復(fù)位電路IO/MRDWRALEA19~A8AD7~AD0DENDT/RCPUCLKREADYRESETSTBOEDO8282DI鎖存器

BA收發(fā)器OET8286ABRDWRDBRAMCSDBRDWRI/OPORTRDABDBROM譯碼器譯碼器譯碼器8086/8088典型系統(tǒng)半導體存儲器外部存儲器總線作用3第三頁，共五十九頁，2022年，8月28日4.1半導體存儲器概述CPUCACHE主存（內(nèi)存）輔存（外存）存儲器是用來存儲微型計算機工作時使用的信息（程序和數(shù)據(jù)）的部件，正是因為有了存儲器，計算機才有信息記憶功能。越靠近CPU的存儲器速度越快而容量越小。4第四頁，共五十九頁，2022年，8月28日4.1.1兩大類——內(nèi)存、外存內(nèi)存——存放當前運行的程序和數(shù)據(jù)。特點：快，容量小，隨機存取，CPU可直接訪問。通常由半導體存儲器構(gòu)成RAM掉電后信息丟失外存——存放非當前使用的程序和數(shù)據(jù)。特點：慢，容量大，順序存取/塊存取。需調(diào)入內(nèi)存后CPU才能訪問。通常由磁、光存儲器構(gòu)成，也可以由半導體存儲器構(gòu)成磁盤、磁帶、CD-ROM、DVD-ROM、固態(tài)盤。掉電后信息不丟失5第五頁，共五十九頁，2022年，8月28日寄存器組高速緩存Cache系統(tǒng)主存儲器硬盤磁盤存儲器磁帶存儲設(shè)備光盤存儲設(shè)備存儲器分級組成在CPU內(nèi)部的通用寄存器集成度小的靜態(tài)RAM簡稱內(nèi)存，用于存放運行的程序和數(shù)據(jù)紅區(qū)為半導體存儲器綠區(qū)其它介質(zhì)存儲器6第六頁，共五十九頁，2022年，8月28日半導體存儲器由能夠表示二進制數(shù)“0”和“1”的、具有記憶功能的一些半導體器件組成。如觸發(fā)器、MOS管的柵極電容等。能存放一位二進制數(shù)的器件稱為一個存儲元。若干存儲元構(gòu)成一個存儲單元。7第七頁，共五十九頁，2022年，8月28日4.1.2半導體存儲器的分類按使用屬性隨機存取存儲器RAM：可讀可寫、斷電丟失只讀存儲器ROM：正常只讀、斷電不丟失詳細分類，請看圖示8第八頁，共五十九頁，2022年，8月28日半導體存儲器的分類半導體存儲器只讀存儲器（ROM）隨機存取存儲器（RAM）靜態(tài)RAM（SRAM）動態(tài)RAM（DRAM）同步動態(tài)RAM（SDRAM）掩膜式ROM一次性可編程ROM（PROM）紫外線擦除可編程ROM（EPROM）電擦除可編程ROM（EEPROM）閃存（FLASH）詳細展開，注意對比9第九頁，共五十九頁，2022年，8月28日4.1.3半導體存儲器的主要指標容量：每個存儲器芯片所能存儲的二進制數(shù)的位數(shù)。存儲器容量＝單元數(shù)×數(shù)據(jù)線位數(shù)（1、4或8位）例：Intel2114芯片的容量為1K×4位，Intel6264芯片為8K×8位。存取速度：從CPU給出有效的存儲器地址到存儲器給出有效數(shù)據(jù)需要的時間。10第十頁，共五十九頁，2022年，8月28日六管靜態(tài)RAM存儲單元6個MOS管組成；T1~T4管組成雙穩(wěn)態(tài)觸發(fā)器；T1、T2放大管；T3、T4負載管；T5、T6控制管；存取速度快、集成度小、功耗大；

6116（2K×8位）

6264（8K×8位）4.2.1靜態(tài)RAM11第十一頁，共五十九頁，2022年，8月28日半導體存儲器芯片的結(jié)構(gòu)地址寄存地址譯碼存儲體控制電路AB數(shù)據(jù)寄存讀寫電路DBOEWECS①存儲體存儲器芯片的主要部分，用來存儲信息②地址譯碼電路根據(jù)輸入的地址編碼來選中芯片內(nèi)某個特定的存儲單元③

片選和讀寫控制邏輯選中存儲芯片，控制讀寫操作12第十二頁，共五十九頁，2022年，8月28日①存儲體每個存儲單元具有一個唯一的地址，可存儲1位或多位二進制數(shù)據(jù);存儲容量與地址、數(shù)據(jù)線個數(shù)有關(guān)：芯片的存儲容量＝2M×N

＝存儲單元數(shù)×存儲單元的位數(shù)

M：芯片的地址線根數(shù);

N：芯片的數(shù)據(jù)線根數(shù)。13第十三頁，共五十九頁，2022年，8月28日②地址譯碼電路譯碼器A5A4A3A2A1A06301存儲單元64個單元行譯碼A2A1A0710列譯碼A3A4A501764個單元單譯碼雙譯碼14第十四頁，共五十九頁，2022年，8月28日③片選和讀寫控制邏輯片選端CS*或CE*有效時，可以對該芯片進行讀寫操作；輸出OE*控制讀操作。有效時，芯片內(nèi)數(shù)據(jù)輸出；該控制端對應(yīng)系統(tǒng)的讀控制線；寫WE*控制寫操作。有效時，數(shù)據(jù)進入芯片中；該控制端對應(yīng)系統(tǒng)的寫控制線。15第十五頁，共五十九頁，2022年，8月28日SRAM芯片6116讀出邏輯：CS*=0,OE*=0,WE*=1寫入邏輯：CS*=0,OE*=1,WE*=0高阻：CS*＝116第十六頁，共五十九頁，2022年，8月28日SRAM芯片6116有2K×8位=16384個存儲位，2K表示芯片內(nèi)的地址有11位（A0~A10），8位表示一個單元有8個二進制位；6116芯片的工作方式：17第十七頁，共五十九頁，2022年，8月28日SRAM芯片6264存儲容量為8K×828個引腳：13根地址線A12～A08根數(shù)據(jù)線D7～D0片選CS1*、CS2讀寫WE*、OE*+5VWE*CS2A8A9A11OE*A10CS1*D7D6D5D4D3NCA12A7A6A5A4A3A2A1A0D0D1D2GND1234567891011121314282726252423222120191817161518第十八頁，共五十九頁，2022年，8月28日4.2.2動態(tài)RAMDRAM的基本存儲單元是單個場效應(yīng)管及其極間電容；必須配備“讀出再生放大電路”進行刷新；每次同時對一行的存儲單元進行刷新；DRAM一般采用“位結(jié)構(gòu)”存儲體：每個存儲單元存放一位；需要8個存儲芯片構(gòu)成一個字節(jié)單元；每個字節(jié)存儲單元具有一個地址。19第十九頁，共五十九頁，2022年，8月28日動態(tài)RAM的基本單元動態(tài)RAM是以MOS管柵極電容是否充有電荷來存儲信息；由于只用一個管子，所以功耗很低，存儲容量可做得很大。它是由T1管和寄生電容Cs組成的。20第二十頁，共五十九頁，2022年，8月28日DRAM芯片2164存儲容量為64K×116個引腳：8根地址線A7～A01根數(shù)據(jù)輸入線DIN1根數(shù)據(jù)輸出線DOUT行地址選通RAS*列地址選通CAS*讀寫控制WE*NCDINWE*RAS*A0A2A1GNDVSSCAS*DOUTA6A3A4A5A71234567816151413121110921第二十一頁，共五十九頁，2022年，8月28日4.3只讀存儲器EPROMEPROM2764EEPROMEEPROM2864A22第二十二頁，共五十九頁，2022年，8月28日4.3.2EPROM頂部開有一個圓形的石英窗口，用于紫外線透過擦除原有信息一般使用專門的編程器（燒寫器）進行編程編程后，應(yīng)該貼上不透光封條出廠未編程前，每個基本存儲單元都是信息1編程就是將某些單元寫入信息023第二十三頁，共五十九頁，2022年，8月28日DSSiO2GN襯底24VP+P+++浮柵MOSDS浮柵管字線位線輸出位線Vcc存儲原理24第二十四頁，共五十九頁，2022年，8月28日EPROM芯片2764存儲容量為8K×828個引腳：13根地址線A12～A08根數(shù)據(jù)線D7～D0片選CE*編程PGM*讀寫OE*編程電壓VPPVppA12A7A6A5A4A3A2A1A0D0D1D2GNDVccPGM*NCA8A9A11OE*A10CE*D7D6D5D4D31234567891011121314282726252423222120191817161525第二十五頁，共五十九頁，2022年，8月28日4.3.3E2PROM用加電方法，進行在線（無需拔下，直接在電路中）擦寫（擦除和編程一次完成）有字節(jié)擦寫、塊擦寫和整片擦寫方法26第二十六頁，共五十九頁，2022年，8月28日EEPROM芯片2864A存儲容量為8K×828個引腳：13根地址線A12～A08根數(shù)據(jù)線I/O7～I/O0片選CE*讀寫OE*、WE*VccWE*NCA8A9A11OE*A10CE*I/O7I/O6I/O5I/O4I/O3NCA12A7A6A5A4A3A2A1A0I/O0I/O1I/O2GND1234567891011121314282726252423222120191817161527第二十七頁，共五十九頁，2022年，8月28日4.4半導體存儲器與CPU的連接這是本章的重點內(nèi)容SRAM、EPROM與CPU的連接譯碼方法同樣適合I/O端口28第二十八頁，共五十九頁，2022年，8月28日4.4.1存儲芯片與CPU的配合存儲芯片與CPU總線的連接，有兩個很重要的問題：CPU的總線負載能力CPU能否帶動總線上包括存儲器在內(nèi)的連接器件；存儲芯片與CPU總線時序的配合CPU能否與存儲器的存取速度相配合。29第二十九頁，共五十九頁，2022年，8月28日1.總線驅(qū)動CPU的總線驅(qū)動能力有限；單向傳送的地址和控制總線，可采用三態(tài)鎖存器和三態(tài)單向驅(qū)動器等來加以鎖存和驅(qū)動；雙向傳送的數(shù)據(jù)總線，可以采用三態(tài)雙向驅(qū)動器來加以驅(qū)動。30第三十頁，共五十九頁，2022年，8月28日2.時序配合分析存儲器的存取速度是否滿足CPU總線時序的要求；如果不能滿足：考慮更換芯片；總線周期中插入等待狀態(tài)TW。切記：時序配合是連接中的難點31第三十一頁，共五十九頁，2022年，8月28日存儲器讀時序圖/WE為高電平

有效數(shù)據(jù)

指定地址/WE為高電平有效數(shù)據(jù)

指定地址32第三十二頁，共五十九頁，2022年，8月28日4.4.2存儲芯片與CPU的連接存儲芯片的數(shù)據(jù)線存儲芯片的地址線存儲芯片的片選端存儲芯片的讀寫控制線33第三十三頁，共五十九頁，2022年，8月28日1.存儲芯片數(shù)據(jù)線的處理若芯片的數(shù)據(jù)線正好8根：一次可從芯片中訪問到8位數(shù)據(jù)；全部數(shù)據(jù)線與系統(tǒng)的8位數(shù)據(jù)總線相連；若芯片的數(shù)據(jù)線不足8根：一次不能從一個芯片中訪問到8位數(shù)據(jù)；利用多個芯片擴充數(shù)據(jù)位；這個擴充方式簡稱“位擴充”。34第三十四頁，共五十九頁，2022年，8月28日位擴充35第三十五頁，共五十九頁，2022年，8月28日2.存儲芯片地址線的連接芯片的地址線通常應(yīng)全部與系統(tǒng)的低位地址總線相連；尋址時，這部分地址的譯碼是在存儲芯片內(nèi)完成的，我們稱為“片內(nèi)譯碼”。36第三十六頁，共五十九頁，2022年，8月28日3.存儲芯片片選端的譯碼存儲系統(tǒng)常需利用多個存儲芯片擴充容量也就是擴充了存儲器地址范圍；進行“地址擴充”，需要利用存儲芯片的片選端對多個存儲芯片（組）進行尋址；這個尋址方法，主要通過將存儲芯片的片選端與系統(tǒng)的高位地址線相關(guān)聯(lián)來實現(xiàn)；這種擴充簡稱為“字擴充”。37第三十七頁，共五十九頁，2022年，8月28日字擴充38第三十八頁，共五十九頁，2022年，8月28日片選端常有效A19～A15 A14～A0 全0～全1D7～D027256EPROMA14～A0CE39第三十九頁，共五十九頁，2022年，8月28日地址重復(fù)一個存儲單元具有多個存儲地址的現(xiàn)象；原因：有些高位地址線沒有用、可任意；使用地址：出現(xiàn)地址重復(fù)時，常選取其中既好用、又不沖突的一個“可用地址”；例如：00000H～07FFFH；選取的原則：高位地址全為0的地址。高位地址譯碼才更好40第四十頁，共五十九頁，2022年，8月28日⑴譯碼和譯碼器譯碼：將某個特定的“編碼輸入”翻譯為唯一“有效輸出”的過程；譯碼電路可以使用門電路組合邏輯；譯碼電路更多的是采用集成譯碼器；常用的2:4譯碼器74LS139；常用的3:8譯碼器74LS138；常用的4:16譯碼器74LS154。41第四十一頁，共五十九頁，2022年，8月28日⑵全譯碼所有的系統(tǒng)地址線均參與對存儲單元的譯碼尋址包括低位地址線對芯片內(nèi)各存儲單元的譯碼尋址（片內(nèi)譯碼），高位地址線對存儲芯片的譯碼尋址（片選譯碼）采用全譯碼，每個存儲單元的地址都是唯一的，不存在地址重復(fù)譯碼電路可能比較復(fù)雜、連線也較多示例42第四十二頁，共五十九頁，2022年，8月28日全譯碼示例A15A14A13A16CBAE3138

2764A19A18A17A12～A0CEY6E2E1IO/M1C000H1DFFFH全0全100011100001110地址范圍A12～A0A19A18A17A16A15A14A1343第四十三頁，共五十九頁，2022年，8月28日⑶部分譯碼只有部分（高位）地址線參與對存儲芯片的譯碼每個存儲單元將對應(yīng)多個地址（地址重復(fù)），需要選取一個可用地址可簡化譯碼電路的設(shè)計但系統(tǒng)的部分地址空間將被浪費示例44第四十四頁，共五十九頁，2022年，8月28日部分譯碼示例138A17

A16A11～A0A14

A13A12(4)(3)(2)(1)2732273227322732CBAE3E2E1IO/MCECECECEY0Y1Y2Y3A19～

A15A14～

A12A11～A0一個可用地址1234××10×××10×××10×××10×000001010011全0～全1全0～全1全0～全1全0～全120000H～20FFFH21000H～21FFFH22000H～22FFFH23000H～23FFFH45第四十五頁，共五十九頁，2022年，8月28日⑷線選譯碼只用少數(shù)幾根高位地址線進行芯片的譯碼，且每根負責選中一個芯片（組）雖構(gòu)成簡單，但地址空間嚴重浪費必然會出現(xiàn)地址重復(fù)一個存儲地址會對應(yīng)多個存儲單元多個存儲單元共用的存儲地址不應(yīng)使用示例46第四十六頁，共五十九頁，2022年，8月28日線選譯碼示例A14A12～A0A13(1)2764(2)2764

CECEA19～

A15A14A13A12～A0一個可用地址12××××××××××1001全0～全1全0～全104000H～05FFFH02000H～03FFFH切記：A14A13＝00的情況不能出現(xiàn)00000H～01FFFH的地址不可使用47第四十七頁，共五十九頁，2022年，8月28日片選端譯碼小結(jié)存儲芯片的片選控制端可以被看作是一根最高位地址線；在系統(tǒng)中，主要與地址發(fā)生聯(lián)系：包括地址空間的選擇（接系統(tǒng)的IO/M*信號）和高位地址的譯碼選擇（與系統(tǒng)的高位地址線相關(guān)聯(lián)）；對一些存儲芯片通過片選無效可關(guān)閉內(nèi)部的輸出驅(qū)動機制，起到降低功耗的作用。48第四十八頁，共五十九頁，2022年，8月28日4.存儲芯片的讀寫控制芯片OE*與系統(tǒng)的讀命令線相連：當芯片被選中、且讀命令有效時，存儲芯片將開放并驅(qū)動數(shù)據(jù)到總線；芯片WE*與系統(tǒng)的寫命令線相連：當芯片被選中、且寫命令有效時，允許總線數(shù)據(jù)寫入存儲芯片。49第四十九頁，共五十九頁，2022年，8月28日將6116SRAM放在8088CPU最低地址（00000H~007FFH）分析：地址變化情況參加片內(nèi)譯碼參加片外譯碼例題150第五十頁，共五十九頁，2022年，8月28日A0~A10CPUCSA11A196116…51第五十一頁，共五十九頁，2022年，8月28日將IBM-PC機（8086CPU）的內(nèi)存容量擴展64KB，并將地址安排在60000H開始的地