微機原理及接口技術

微機原理及接口技術2023/2/241第一頁，共四十四頁，2022年，8月28日2023/2/242第二頁，共四十四頁，2022年，8月28日①

地址總線傳輸?shù)刂沸畔?，用來尋址存儲器單元和I/O接口。地址總線”寬度”決定系統(tǒng)內存的最大容量。

8086有20根地址線，可尋址1M內存。80486有32根地址線，可尋址4G內存。奔騰有64根地址線，可尋址內存。存儲容量單位

1TB=1024GB1GB=1024MB1MB=1024KB1KB=1024字節(jié)1字節(jié)=二進制8位微處理器的三總線2023/2/243第三頁，共四十四頁，2022年，8月28日②

數(shù)據總線傳輸數(shù)據，用來與存儲器單元和I/O接口交換數(shù)據。

8086/80286CPU內/外數(shù)據線都是16位。80386/80486CPU數(shù)據線是32位。

奔騰CPU數(shù)據線是64位。

③

控制總線對于不同的CPU來講，其條數(shù)是不一樣控制線向系統(tǒng)各部件發(fā)出(或接收)控制信號。的。控制線向系統(tǒng)各部件發(fā)出(或接收)控制信號。2023/2/244第四頁，共四十四頁，2022年，8月28日

⒈

通

用寄存器

有8個16位通用寄存器AX、BX、CX、DX、SI、DI、BP、SP。這些寄存器可以存放數(shù)據和地址，并能進行16位運算。其中AX、BX、CX、DX的低位字節(jié)或高位字節(jié)也可作為獨立的8位寄存器使用，低位字節(jié)的寄存器分別稱作AL、BL、CL和DL，高位字節(jié)的寄存器分別稱作AH、BH、CH和DH。2023/2/245第五頁，共四十四頁，2022年，8月28日⒉

段寄存器有4個16位段寄存器CS、DS、ES、SS。段寄存器主要解決20位地址形成和程序中指令代碼與數(shù)據分開存放。此4個段寄存器名稱為代碼段、數(shù)據段、附加數(shù)據段、堆棧段。除CS是用于指示指令代碼的地址空間之外，其它段寄存器都用于指示數(shù)據的地址空間。⒊

指令指針I(yè)P16位的IP總是保存著下一次將要從主存中取出指令的偏移地址，其值為該指令到所在段首址的字節(jié)距離2023/2/246第六頁，共四十四頁，2022年，8月28日⒋

標志寄存器FLAG16位標志寄存器用來保存在一條指令執(zhí)行之后，CPU所處狀態(tài)的信息及運算結果的特征。如有進位/借位CF=1、運算溢出OF=1、運算結果為零ZF=1等9個標志。2023/2/247第七頁，共四十四頁，2022年，8月28日二。8086的物理地址的形成（段寄存器）（CS）（DS）（SS）（ES）16偏移地址20位物理地址偏移地址由IP，SP或尋址方式提供2023/2/248第八頁，共四十四頁，2022年，8月28日三。80486微處理器結構框圖

浮點運算及寄存器定點運算及寄存器存儲器段頁管理指令譯碼與控制指令隊列高速緩存管理8KCACHE系統(tǒng)總線管理2023/2/249第九頁，共四十四頁，2022年，8月28日⒈

基本部件運算部分：進行定點運算時需要算術邏輯運算單元、移位器和寄存器組；進行浮點運算時需要浮點運算單元和浮點寄存器組。高速緩存：用來存放最近運行程序所需要的指令代碼和數(shù)據。減少訪問內存次數(shù)從而提高CPU運行速度。存儲器段頁管理：為實現(xiàn)虛以存儲器而設置。指令譯碼與控制：根據指令的信息產生微指令對CPU內部進行控制。80486外部地址線有32根，主存空間為4GB。數(shù)據線有32根，同時可訪問4個字節(jié)的內存數(shù)據。2023/2/2410第十頁，共四十四頁，2022年，8月28日⒉

基本結構寄存器8個32位的通用寄存器，6個16位的段寄存器，1個32位的指令指針，1個32位的標志寄存器⒈

80486的工作模式 80486有兩種工作模式，一種是實地址模式，一種是保護虛擬模式。80486實地址模式與它的前輩16位的8086完全兼容，在8086和80286編寫的程序不需作任何修改，就可以在80486的實地址模式下運行。保護虛擬模式為多用戶操作系統(tǒng)的設計提供必要條件，在保護虛擬模式下，80486可為每一個任務提供4GB的物理空間，并允許程序在64TB的虛擬空間內運行。 80486虛地址、線性地址和物理地址的關系圖：2023/2/2411第十一頁，共四十四頁，2022年，8月28日

第二節(jié)Intel80X86微處理器體系結構繼78年8086之后,Intel公司與81年推出了80286CPU,它也是16位微機，與8086向上兼容。而在85年和89年，Intel又分別推出了80386和80486CPU，這兩者均為32位微處理器。80286CPU是在8086的基礎上改進和發(fā)展而來，其主要特色是：

1.片內具有存貯器管理和保護機構2.正式的在存貯器中引入虛擬地址的概念3.CPU內部的硬件結構支持了CPU采用了快速的并行流水線操作方式。80286的這些特點在80386/80486中體現(xiàn)的更加完善和進一優(yōu)化，而奔騰CPU的內部結構又是在80486的基礎上有更進一步的發(fā)展。2023/2/2412第十二頁，共四十四頁，2022年，8月28日80X86的體系結構特點

一。有關大型機的優(yōu)化的體系結構1。片內集成有存貯器管理部件（MMU）可支持對存貯器進行分頁管理：將指令指定的邏輯地址變換為線性地址。（段長度可變，但不好管理。所以引入了分頁管理）

存貯器管理的具體含義：

80X86支持多任務、多道程序運行，每個任務、每道程序均需占用一定字節(jié)的存貯空間，如何將有限的物理空間有效地分配給多個任務——即實現(xiàn)虛、實空間的轉換，這就是存貯器管理要解決的問題?？芍С謱Υ尜A器進行分頁管理：將線性地址變換為物理地址。由OS進行具體管理，但CPU內部有硬件支持這種管理。2023/2/2413第十三頁，共四十四頁，2022年，8月28日可用于進行快速的實、虛地址轉換——一個段R（選擇器）

2.片上設有高速緩沖寄存器/存儲器（CACHE）對應于一個64位（8個字節(jié)）的段描述符緩沖寄存器。可用于暫時存放數(shù)據和指令于高速緩存中,以加快CPU執(zhí)行指令的速度。2023/2/2414第十四頁，共四十四頁，2022年，8月28日3。采用高速流水線結構CPU由多個部件組成，各部件在CPU內部分別同步的，相互獨立的并行操作。

（實現(xiàn)了高效的流水作業(yè)，避免了順序處理，最大限度地發(fā)揮了CPU的性能，是總線利用率達到最佳狀態(tài)。

·指令流水線技術：總線接口、指令予取、指令予譯碼。·地址流水線技術：采用流水線地址尋址——兩個連續(xù)的總線周期部分重疊。超標量流水線技術:多條指令并行執(zhí)行。BIU總線接口部件EU執(zhí)行部件SU段管理部件CPU代碼予取部件PU頁管理部件IDU指令譯碼部件2023/2/2415第十五頁，共四十四頁，2022年，8月28日二、80X86是靈活的全32位微處理器（MPVP）數(shù)據總線DB32位——可處理8位、16位和32位數(shù)據類型，通用寄存器及操作數(shù)為32位。支持動態(tài)總線寬度控制（動態(tài)切換16/32位數(shù)據總線）通過引腳BS16，由外部送來信號通知80X86總線改變情況：0——以16位數(shù)據總線操作1——以32位數(shù)據總線操作2023/2/2416第十六頁，共四十四頁，2022年，8月28日三、具有對存貯器及特權層的保護功能

CPU內部具有保護機構：1。對特權層的保護功能：禁止程序的非法操作如：向代碼段進行寫入操作，訪問段限以外的存貯區(qū)域等。2。對特權層的保護功能：特權層分為4級：0級1級2級3級OS核系統(tǒng)服務程序應用服務程序應用程序應用程序2023/2/2417第十七頁，共四十四頁，2022年，8月28日四、80X86有大的存貯器空間：

實地址空間——可直接尋址的地址空間為2=4千兆（4GB）虛擬存貯空間——可直接尋址的地址空間為2=64MM字節(jié)（14+32=2=64MM）46

3280286——68條AB：24條DB：16條

80486——168條AB：32條DB：32條Pentium——273條AB：32條DB：32條462023/2/2418第十八頁，共四十四頁，2022年，8月28日§280X86的內部結構

80X86CPU由多個部件構成——多個部件在CPU內部分別同步獨立并行地進行操作，避免了順序處理，實現(xiàn)了高效的流水化作業(yè)，最大限度地發(fā)揮了CPU的性能，使總線的利用率達到最佳狀態(tài)。一、80X86的內部各部件及其功能2023/2/2419第十九頁，共四十四頁，2022年，8月28日二、80X86的內部寄存器1。通用RD31D0EAXEBXECXEDXESPEBPESIEDI“E”——Expand8086的16位通用R擴展為32位，他們可以按8位、16位和32位使用。2023/2/2420第二十頁，共四十四頁，2022年，8月28日CSDSSSESFSGS80386新增加了兩個數(shù)據段，以滿足程序和任務對多數(shù)據段的需要。程序不可訪問（64位）注意：在進行8位或16位R運算操作時，只影響FR中的相應位，如8位加法進行，起進位不是送到第19位，而是送到FR中的CF位。1。段位置：由16位的段R和64位的描述符在高速緩沖寄存器中構成。

高速緩沖寄器（16位）2023/2/2421第二十一頁，共四十四頁，2022年，8月28日FRIPEFREIPCPU可以使用它的低16位/32位。3.標志寄存器（EFR）4。指令指示器（EIP）31150311502023/2/2422第二十二頁，共四十四頁，2022年，8月28日關于標志R（32位）8086比8位微機，增加了3個控制標志和1個算術運算標志：分別為DF、IF和OF。80286比8086又增加了2個控制標志：NT——嵌套（14位）NE1—表示當前任務嵌套于另一任務中，執(zhí)行完當前任務后需返回原任務。0—表示無效。

有IOPL——特權標志（位12、13）用以指定I/O操作處于0～3特權層中的那一層。80386、80486公使用了15個標志，占用16位（IOPL占2位）

2023/2/2423第二十三頁，共四十四頁，2022年，8月28日

31191817161514131211109876543210ACVMRF×NTIPPLOFDFIFTFSFIFAFDFCSAFD4SCFD0SPFD2SSFD7SIFD6CDFD10CIFD9SOFD11XTFD8XNTD14XIOPLD12XRFD16XVMD17XACD188080所用標志8086所用標志80286所用標志80386所用標志80486所用標志所有標志位分為三類：S—狀態(tài)標志C—控制標志X—系統(tǒng)標志2023/2/2424第二十四頁，共四十四頁，2022年，8月28日4。系統(tǒng)表R：用于進行從虛擬地址向實際物理地址的轉換。1。功能：主要用于在保護模式下，管理4個系統(tǒng)表，這4個系統(tǒng)表為：※GDT（GlobalDescriptorTable)全局描述符表※LDT（LocalDescriptorTable)局部描述符表※IDT（InterruptDescriptorTable)中斷描述符表※TSS（TaskStateSegment)任務狀態(tài)段

2023/2/2425第二十五頁，共四十四頁，2022年，8月28日系統(tǒng)地址R：表R為GDTRGDTLDTR分別用來指定LDT的大小在M中的位IDIRIDT置。TR——用以指定TSS任務狀態(tài)段，只用來存放任務環(huán)境的，其在M中的位置和大小由TR指定。其中：GDTR和IDTR共48位：32位的表基地址字段+16位的表邊界字段。310150表基址表限2023/2/2426第二十六頁，共四十四頁，2022年，8月28日可在實模式方式下，通過編程對GDTR和IDTR加載，以實現(xiàn)對GDT和IDT在保護方式下的初始化操作。150150310150選擇器字段屬性字段表基址字段邊界字段LDTR和TSR共80位：32位的表基址字段+20位的邊界字段+12位的訪問權字段+16位的選擇器字段。

對LDTR和TR的說明：※這兩個寄存器只能在保護方式下使用?！诒Ｗo模式下程序可訪問字段僅限于段選擇器字段，即只能用指令加載段選擇器。2023/2/2427第二十七頁，共四十四頁，2022年，8月28日用LLDT和LT指令可設置成改變相應的選擇器字段，依選擇器字段可從全局描述符表中找到指定的基地址描述符和任務狀態(tài)段描述符，在將描述符中的32位段基址和16位的段限及16位的屬性字段加載到LDTR和TR的64位高速緩沖寄存器中。

2023/2/2428第二十八頁，共四十四頁，2022年，8月28日5?？刂芌（CR0～CR3）（32位）（8086CPU中無）其中：CR1——備用CR3——用于提供頁目錄的基地址CR2——用于提供頁故障線性地址。CR0——其低16位與80286CPU中一樣，是機器狀態(tài)字R。CR0功能：作為MSW用以表示比FLAG對CPU影響更大的標志，這些標志反映了系統(tǒng)的工作狀態(tài)。2023/2/2429第二十九頁，共四十四頁，2022年，8月28日CR0的控制位分為如下五大類：1。與CPU工作模式有關的控制位PG（分頁）、PG（置CPU為虛擬地址保護方式）2。與CPU片內的CACHE有關的控制位：CE、WT3。與協(xié)處理器或浮點運算部件有關的控制位：TS、EM、MPNE。4。對唯控制位：AM5。頁的寫保護控制位：WP

2023/2/2430第三十頁，共四十四頁，2022年，8月28日實模式REALPROTECTED保護模式VIRTUAL虛擬8086※LMSW指令※修改CR0指令RRESET位好修改CR0的PE=0的PE位=1通過中斷執(zhí)行IRETD指令RESET信號RESET對CPU復位

三種模式之間的轉換見圖：Intel80X86微處器有三種工作模式：

實模式、保護模式和虛擬86模式2023/2/2431第三十一頁，共四十四頁，2022年，8月28日§4.80X86的存貯器布局一、布局要點1、80X86的存貯器有三種工作方式：實地址方式虛地址保護方式虛擬86模式

所以其地址空間分為：物理存貯空間和虛擬存貯空間

實際物理地址空間是CPU可直接訪問存貯空間，其存貯空間范圍由CPU的地址總線位數(shù)決定。虛擬存貯空間即程序占有的存貯空間，其存貯量由CPU的體系結構確定。2023/2/2432第三十二頁，共四十四頁，2022年，8月28日

任務N任務N-1任務X（虛擬空間）由磁盤等外存支撐

任務1任務2存貯器管理部件物理地址空間

ROR.RAM任務XD15D2D1D0

46：索引值TIRPL偏移2、二者存貯空間示意圖如下：每個任務使用64TB字節(jié)的存貯空間(2)索引值TIRPL32位偏移地址462023/2/2433第三十三頁，共四十四頁，2022年，8月28日3、存貯空間的劃分：在實模式下：與8086相同，以64KB為一個邏輯地址段，段長度固定。在虛地址保護模式下：啟動頁功能時，一個邏輯段最大可分為2的32次方個字節(jié)。不啟動頁功能時，一個邏輯段最大可分為2的20次方字節(jié)。4、CPU在執(zhí)行指令時，對存貯器操作數(shù)所在實際物理地址的求法：

①段基址+偏移地址=PA（32位）

②段基址的提供：虛擬86模式：實地址方式—由段R提供虛地址保護模式—由段選擇器索引段2023/2/2434第三十四頁，共四十四頁，2022年，8月28日二、虛地址保護方式1、從實地址向虛地址保護模式的轉換使用“LMSW”指令置位控制寄存器CR。的D。位以后（即PE位被置為“1”），由CPU內部的MMU（存儲器管理部件）自動完成轉換。由實地址虛擬地址2023/2/2435第三十五頁，共四十四頁，2022年，8月28日

2、虛地址保護方式下CPU進行存貯器尋址時所采取的數(shù)據結構：——采用了段選擇器與描述符的數(shù)據結構，使尋址過程有了一個間接層，為80386內部的MMU和保護機構有了一個活動的空間，使多任務在80X86中運行方便、靈活、可靠。（1）80X86的段選擇器即8086中的段寄存器，亦是16位，由三個字段組成：

D15D3D2D1

D0索引值TIRPL14位2023/2/2436第三十六頁，共四十四頁，2022年，8月28日指令操作：AX：

段R：FS

XX選擇器字段描述符描述表描述符緩存器M①②（2）段選擇器的加載及加載的具體操作

——即段R的初始化操作例：指令：MOVFS，AX；2023/2/2437第三十七頁，共四十四頁，2022年，8月28日

（3）80X86的段R的構成

150630段選擇器屬性段基址段邊界描述符變速緩沖存貯器2023/2/2438第三十八頁，共四十四頁，2022年，8月28日二、80X86在虛擬方式下的尋址過程：示意圖見下頁2023/2/2439第三十九頁，共四十四頁，2022年，8月28日段描述符GDT段描述符LDT基地址邊界描述符高速緩沖器描述符索引號段選擇器TITI=0TI=1M基地址邊界153210段選擇器和描述符緩沖器作用2023/2/2440第四十頁，共四十四頁，2022年，8月28日

分頁物理地址