《數(shù)字系統(tǒng)設(shè)計》教學(xué)大綱

第頁《數(shù)字系統(tǒng)設(shè)計》教學(xué)大綱課程編號：13180334英文名稱：DesignofDigitalSystem學(xué)分：2.5學(xué)時：48（其中理論32學(xué)時，實(shí)驗16學(xué)時）課程類別：專業(yè)選修課程授課對象：自動化類學(xué)生教學(xué)單位：機(jī)械與電氣工程學(xué)院修讀學(xué)期：第6學(xué)期一、課程性質(zhì)、任務(wù)和目標(biāo)數(shù)字系統(tǒng)設(shè)計是自動化類專業(yè)在數(shù)字系統(tǒng)技術(shù)方面的技術(shù)基礎(chǔ)課，它具有自身的體系，是實(shí)踐性很強(qiáng)的課程。它是自動化類專業(yè)必須學(xué)習(xí)和掌握的一門專業(yè)技術(shù)課程，對后續(xù)課程的學(xué)習(xí)、自動化領(lǐng)域的項目設(shè)計與開發(fā)至關(guān)重要。本課程是為自動化類專業(yè)的三年級學(xué)生開設(shè)的專業(yè)選修課。本課程主要學(xué)習(xí)EDA工具的使用方法、FPGA的開發(fā)技術(shù)以及VHDL語言的編程方法；使學(xué)生能比較熟練地使用QuartusII等常用EDA軟件，利用FPGA實(shí)現(xiàn)數(shù)字系統(tǒng)的設(shè)計。目的是強(qiáng)化數(shù)字電子既得知識，深化教學(xué)內(nèi)容，使學(xué)生掌握復(fù)雜數(shù)字系統(tǒng)的設(shè)計思想和設(shè)計方法，能應(yīng)用EDA開發(fā)環(huán)境解決各種實(shí)際數(shù)字系統(tǒng)設(shè)計問題，以提高學(xué)生的動手能力、分析與解決問題的能力。本課程重點(diǎn)支持以下畢業(yè)要求指標(biāo)點(diǎn)：3.5能夠進(jìn)行智能儀器或機(jī)器人系統(tǒng)的設(shè)計、硬件和軟件設(shè)計。4.2能夠基于專業(yè)理論和對象特征，選擇研究路線和設(shè)計可行的實(shí)驗方案。畢業(yè)要求與教學(xué)目標(biāo)之間的對應(yīng)關(guān)系見表1-1。表1-1畢業(yè)要求與教學(xué)目標(biāo)的對應(yīng)關(guān)系（H—高，M—中，L—低）序號畢業(yè)要求對應(yīng)關(guān)系教學(xué)目標(biāo)1能夠進(jìn)行智能儀器或機(jī)器人系統(tǒng)的設(shè)計、硬件和軟件設(shè)計H掌握EDA工具的使用方法、FPGA的開發(fā)技術(shù)以及VHDL編程方法，能在智能儀器或機(jī)器人系統(tǒng)的設(shè)計、硬件和軟件設(shè)計中正確選擇和應(yīng)用。2能夠基于專業(yè)理論和對象特征，選擇研究路線和設(shè)計可行的實(shí)驗方案M使學(xué)生掌握常用EDA工具的使用方法、FPGA的開發(fā)技術(shù)和常見數(shù)字系統(tǒng)的調(diào)試方法，具備分析與表述能力，具備復(fù)雜數(shù)字系統(tǒng)的分析和設(shè)計能力。二、教學(xué)內(nèi)容、基本要求及學(xué)時分配1.概論（2學(xué)時）（1）介紹EDA技術(shù)的歷史，編程語言的概況（2）介紹CPLD和FPGA的結(jié)構(gòu)。基本要求：掌握EDA發(fā)展歷史和發(fā)展趨勢，CPLD和FPGA的區(qū)別和聯(lián)系。重點(diǎn)支持畢業(yè)要求指標(biāo)點(diǎn)：3.5，4.2。2.QuartusII應(yīng)用（6學(xué)時）（1）介紹QuartusII的使用和特點(diǎn)；（2）介紹層次化的設(shè)計過程；（3）介紹仿真，下載與調(diào)試方法?；疽螅赫莆赵O(shè)計過程；掌握層次化的設(shè)計過程，掌握仿真，下載與調(diào)試方法。重點(diǎn)支持畢業(yè)要求指標(biāo)點(diǎn)：3.5，4.2。3．VHDL語言編程（8學(xué)時）（1）介紹組合電路模塊的VHDL設(shè)計方法；（2）介紹時序邏輯電路模塊的VHDL設(shè)計方法；（3）深入討論數(shù)據(jù)對象的使用方法和含義；（4）討論雙向和三態(tài)電路的設(shè)計方法；（5）深入討論IF語句；（6）深入討論進(jìn)程語句；（7）深入討論并行語句的特點(diǎn)。基本要求：學(xué)會用VHDL進(jìn)階數(shù)據(jù)類型與命令語句設(shè)計組合邏輯電路和時序電路；深入理解VHDL的數(shù)據(jù)對象、關(guān)鍵語句。難點(diǎn)：組合電路和時序電路的VHDL描述的區(qū)別。重點(diǎn)支持畢業(yè)要求指標(biāo)點(diǎn)：3.5，4.2。4．典型數(shù)字系統(tǒng)設(shè)計（14學(xué)時）（1）介紹各種典型數(shù)字系統(tǒng)設(shè)計方法，包括數(shù)字鐘、搶答器、頻率計、拔河游戲機(jī)、洗衣機(jī)控制器、密碼鎖、乘法器等系統(tǒng)。（2）介紹狀態(tài)機(jī)設(shè)計原理；掌握Moore型狀態(tài)機(jī)和Mealy型狀態(tài)機(jī)設(shè)計方法；（3）討論狀態(tài)編碼和非法狀態(tài)處理；（4）介紹NiosII軟核及其構(gòu)件、HAL架構(gòu)；（5）介紹基于NiosII軟核及標(biāo)準(zhǔn)構(gòu)件實(shí)現(xiàn)復(fù)雜數(shù)字系統(tǒng)的實(shí)現(xiàn)方法?；疽螅赫莆崭黝悢?shù)字系統(tǒng)的設(shè)計方法；深入理解狀態(tài)機(jī)結(jié)構(gòu)特點(diǎn)和VHDL描述法。重點(diǎn)支持畢業(yè)要求指標(biāo)點(diǎn)：3.5，4.2。8．綜合項目分析與設(shè)計與課程總結(jié)（2學(xué)時）利用已學(xué)數(shù)字系統(tǒng)設(shè)計知識完成一個綜合性項目并仿真調(diào)試、上臺演示并課堂討論。重點(diǎn)支持畢業(yè)要求指標(biāo)點(diǎn)：3.5,4.2。三、教學(xué)方法1.總體設(shè)計采用“基于FPGA的數(shù)字系統(tǒng)設(shè)計與仿真項目驅(qū)動”教學(xué)模式，虛實(shí)結(jié)合，將數(shù)字系統(tǒng)項目設(shè)計貫穿于整個教學(xué)過程中，變抽象為形象，通過師生互動完成教學(xué)任務(wù)。采用探究式的教學(xué)模式，分析學(xué)生設(shè)計過程產(chǎn)生的錯誤，激發(fā)學(xué)生的學(xué)習(xí)興趣，增強(qiáng)對所學(xué)知識的理解和掌握。課堂教學(xué)方法：講授、討論。實(shí)驗教學(xué)方法：自主練習(xí)、個別答疑、集中指導(dǎo)。課外學(xué)習(xí)方法：預(yù)習(xí)教材相關(guān)章節(jié)和參考網(wǎng)站上的教學(xué)視頻，課外完成項目設(shè)計。2.課堂教學(xué)課堂講授：在課前預(yù)習(xí)的基礎(chǔ)上，按知識模塊，通過案例以演示和歸納主要知識點(diǎn)的應(yīng)用，通過問題引導(dǎo)學(xué)生學(xué)習(xí)和討論，不斷強(qiáng)化學(xué)生對知識的理解，引導(dǎo)學(xué)生掌握數(shù)字系統(tǒng)設(shè)計和調(diào)試的基本方法，使學(xué)生體驗項目設(shè)計的過程。重點(diǎn)支持畢業(yè)要求指標(biāo)點(diǎn)：3.5，4.2。課內(nèi)討論：圍繞預(yù)習(xí)內(nèi)容、講授案例、作業(yè)問題，引導(dǎo)學(xué)生進(jìn)行優(yōu)化、完善和補(bǔ)充。重點(diǎn)支持畢業(yè)要求指標(biāo)點(diǎn)：3.5，4.2。3.實(shí)驗教學(xué)在課外學(xué)習(xí)和作業(yè)實(shí)施的基礎(chǔ)上，通過集中實(shí)驗，理解有關(guān)知識點(diǎn)，掌握數(shù)字系統(tǒng)的常用分析和設(shè)計方法。重點(diǎn)支持畢業(yè)要求指標(biāo)點(diǎn)：3.5，4.2。4.課外學(xué)習(xí)課前預(yù)習(xí)：要求學(xué)生在課前按預(yù)習(xí)計劃完成自主學(xué)習(xí)內(nèi)容，即自學(xué)教材相關(guān)章節(jié)，觀看參考網(wǎng)站上教學(xué)視頻。重點(diǎn)支持畢業(yè)要求指標(biāo)點(diǎn)：4.2。課后作業(yè)：要求學(xué)生按時完成課后作業(yè)。重點(diǎn)支持畢業(yè)要求指標(biāo)點(diǎn)：4.2。項目設(shè)計：要求學(xué)生按階段完成項目設(shè)計，沒有經(jīng)過課堂討論的項目，需要集中進(jìn)行現(xiàn)場驗收，要求每個人進(jìn)行系統(tǒng)演示和口頭匯報。重點(diǎn)支持畢業(yè)要求指標(biāo)點(diǎn)：3.5,4.2。四、課內(nèi)外教學(xué)環(huán)節(jié)及基本要求1.課內(nèi)外教學(xué)環(huán)節(jié)（1）本課程課內(nèi)總學(xué)時為48學(xué)時。（2）采用課堂教學(xué)（課堂講授和討論）、課內(nèi)實(shí)驗、課外學(xué)習(xí)和項目設(shè)計三個環(huán)節(jié)。（3）課堂講授和討論共32學(xué)時，課內(nèi)實(shí)驗16學(xué)時，課外學(xué)習(xí)和實(shí)踐為30課時。課內(nèi)外教學(xué)環(huán)節(jié)的總體安排見表4-1。表4-1課內(nèi)外教學(xué)環(huán)節(jié)安排表序號教學(xué)內(nèi)容課內(nèi)教學(xué)環(huán)節(jié)及其學(xué)時課外教學(xué)環(huán)節(jié)及其學(xué)時教學(xué)目標(biāo)講授討論實(shí)驗小計視頻教實(shí)材踐小計1數(shù)字系統(tǒng)概論2222QuatusII應(yīng)用6282241、23VHDL編程624122461、24數(shù)字系統(tǒng)設(shè)計12210242681、25綜合項目分析與設(shè)計與課程總結(jié)022210121、2合計2661648818302.課內(nèi)實(shí)驗實(shí)踐環(huán)節(jié)本課程課內(nèi)實(shí)驗實(shí)踐環(huán)節(jié)實(shí)驗，共16課時，采用集中輔導(dǎo)形式。課內(nèi)實(shí)驗或?qū)嵺`環(huán)節(jié)的總體安排見表4-2。表4-2課內(nèi)實(shí)驗或?qū)嵺`環(huán)節(jié)教學(xué)安排序號教學(xué)內(nèi)容教學(xué)要求教學(xué)目標(biāo)實(shí)驗類別課內(nèi)學(xué)時備注1QuartusII使用及驗證要求：利用QuartusII實(shí)現(xiàn)：①半加器設(shè)計與驗證；②八位加法器設(shè)計；③十進(jìn)制計數(shù)器設(shè)計；目的：熟悉QuartusⅡ平臺的基本應(yīng)用環(huán)境；掌握原理圖輸入方式；掌握利用EDA設(shè)計流程。1、2驗證2必修2編碼器和譯碼器設(shè)計要求：利用QuartusII實(shí)現(xiàn)編碼器、譯碼器和加減計數(shù)器設(shè)計；目的：熟悉QuartusⅡ的VHDL文本設(shè)計流程，學(xué)習(xí)簡單電路的設(shè)計、多層次電路設(shè)計。1、2驗證2必修3數(shù)字頻率計設(shè)計要求：用FPGA設(shè)計一個四位數(shù)字頻率計，頻率測量范圍為0～9999Hz。設(shè)被測信號為方波，幅值已滿足要求。目的：熟悉利用QuartusⅡ進(jìn)行層次化數(shù)字系統(tǒng)設(shè)計方法，掌握TOP-DOWN設(shè)計流程；掌握有限狀態(tài)機(jī)設(shè)計方法。1、2設(shè)計3必修4正弦信號發(fā)生器設(shè)計要求：在QuartusII上完成正弦信號發(fā)生器設(shè)計，系統(tǒng)實(shí)測，包括SignalTapII測試、FPGA中ROM的在系統(tǒng)數(shù)據(jù)讀寫測試和利用示波器測試。目的：進(jìn)一步熟悉QuartusII及其LPM_ROM與FPGA硬件資源的使用方法。1、2設(shè)計3必修5步進(jìn)電機(jī)PWM控制要求：完成基于NiosII軟核的步進(jìn)電機(jī)控制器設(shè)計，擴(kuò)展應(yīng)用的相關(guān)模塊接口，生成系統(tǒng)；在NiosIDE中運(yùn)行C代碼，控制步進(jìn)電機(jī)的正轉(zhuǎn)反轉(zhuǎn)、停止、加速和減速等功能。目的：熟悉QuartusII、NiosIDE及FPGA硬件資源的使用方法。1、2綜合性設(shè)計3必修6直流電機(jī)PID控制要求：完成基于NiosII軟核的直流電機(jī)控制器設(shè)計，生成系統(tǒng)；完成速度反饋檢測模塊設(shè)計。編制PID控制程序，在NiosIDE中運(yùn)行，控制直流電機(jī)的正轉(zhuǎn)反轉(zhuǎn)、停止、加速和減速等功能，并結(jié)合設(shè)定速度記錄其PID控制效果。目的：熟悉QuartusII、NiosIDE及FPGA硬件資源的使用方法。1、2綜合性設(shè)計3必修小計163.課外學(xué)習(xí)與實(shí)踐預(yù)習(xí)與自學(xué)：課前預(yù)習(xí)和自學(xué)的重點(diǎn)是教學(xué)微視頻、教材，初步理解學(xué)習(xí)內(nèi)容。復(fù)習(xí)與練習(xí)：課后復(fù)習(xí)主要是教材習(xí)題的練習(xí)和作業(yè)的實(shí)施，在練習(xí)和作業(yè)過程中，進(jìn)一步學(xué)習(xí)教材和微視頻的相關(guān)內(nèi)容，真正理解和掌握相關(guān)知識點(diǎn)。作業(yè)與項目設(shè)計：課后作業(yè)必須按要求完成，項目設(shè)計必須按階段完成。該環(huán)節(jié)對應(yīng)的教學(xué)目標(biāo)是：1、2。五、考核內(nèi)容及方式1．考核方式考試（√）考查（）2．成績記載百分制（√）五級分制（）3.考核原則強(qiáng)化實(shí)踐——強(qiáng)化課內(nèi)外實(shí)驗突出平時——注重平時作業(yè)提前關(guān)聯(lián)——提前與專業(yè)學(xué)習(xí)關(guān)聯(lián)，提高學(xué)習(xí)的興趣注重能力——重點(diǎn)考察數(shù)字系統(tǒng)分析與設(shè)計的能力4.成績總評考核評價構(gòu)成：期末閉卷考試50%，實(shí)驗成績20%，項目設(shè)計15%，平時（作業(yè)和紀(jì)律）15%。5.考核方案（1）平時紀(jì)律考核方案平時紀(jì)律占5%，主要考察到課率和課堂表現(xiàn)，學(xué)習(xí)態(tài)度，自主學(xué)習(xí)能力。曠課一次扣1分；不遵守課堂紀(jì)律，一次扣1分；扣完為止。（2）平時作業(yè)考核方案平時作業(yè)占10%，每次按A、B、C、D四等予以記載,缺交一次扣1分，總評時最終折算成A（10分）、B（9分）、C（7分）、D（5分）。（3）項目設(shè)計考核方案項目設(shè)計占15%，總共1個項目。按項目要求完成基于FPGA的硬件電路的設(shè)計與調(diào)試，完成軟件編程和調(diào)試，并能正確演示。根據(jù)完成情況和回答問題情況按A、B、C、D四等予以記載，然后根據(jù)占比，按該項總得分×占比的方式計算得到各指標(biāo)點(diǎn)的得分。（4）實(shí)驗成績考核方案實(shí)驗成績占20%，共6個實(shí)驗。總評時，根據(jù)總體表現(xiàn)給定優(yōu)秀、良好、中等、及格、不及格，期末總評時最終折算成優(yōu)秀（95分）、良好（85分）、中等（75分）、及格（65分），不及格（50分），并根據(jù)按該項總得分×占比20%的方式計算得到實(shí)驗成績。（5）期末閉卷考試考核方案期末閉卷考試占50%，其考核方案參見表5-2。期末考試采用閉卷形式，題型為分析題、設(shè)計題，主要考察數(shù)字系統(tǒng)的分析、設(shè)計能力。期末考試卷面成績不能低于50分，低于50分者，其課程總評成績?yōu)椴患案瘛１?-2期末閉卷考試的考核方案序號教學(xué)目標(biāo)考察點(diǎn)分析題設(shè)計題總分得分123456789101155121015585151581001掌握EDA流程。能分析EDA流程中的關(guān)鍵步驟?！?2掌握典型組合模塊的VHDL代碼。能正確分析譯碼器、傳輸門、加法器等邏輯模塊的代碼√53掌握利用VHDL進(jìn)行典型模塊的分析與設(shè)計。能分析信號和變量在代碼中的作用?！?4能根據(jù)原理圖設(shè)計層次化的模塊?！棠軌蚍治龃a的錯誤，歸納功能。√4掌握深入的VHDL分析設(shè)計方法，進(jìn)行基于FSM的數(shù)字系統(tǒng)設(shè)計。能分析同步和異步計數(shù)器的驅(qū)動特點(diǎn)及進(jìn)程使用方法?！?3能分析移位寄存器代碼的執(zhí)行過程?！棠苡煤瘮?shù)調(diào)用方法設(shè)計一個復(fù)雜邏輯問題的解決案例?！棠苡肍SM設(shè)計頻率計。√5掌握ADC控制方法，信號發(fā)生器原理。能分析ROM組成的信號發(fā)生器的仿真結(jié)果，熟悉任意信號發(fā)生的機(jī)理。√86理解NiosII軟核構(gòu)成的系統(tǒng)。能分析基于軟核實(shí)現(xiàn)一個控制系統(tǒng)時需要的標(biāo)準(zhǔn)部件和實(shí)現(xiàn)流程，分析其執(zhí)行的過程?！?六、教學(xué)反饋教學(xué)過程中包含5次以上紙質(zhì)作業(yè)和3次以上項目仿真，所有作業(yè)及仿真要求每個同學(xué)都完成，并上交批