第4章 時序邏輯電路基礎(chǔ)

第4章時序邏輯電路基礎(chǔ)

4.1時序邏輯電路概述

我們前面討論知道，在組合邏輯電路中，任何一個給定時刻的穩(wěn)定輸出僅僅取決于該時刻的輸入。而在數(shù)字邏輯電路中，還有一類電路被稱為有記憶電路，即某一給定時刻的輸出不僅取決于該時刻的輸入，而且還和以前的輸入、即現(xiàn)在電路所處的工作狀態(tài)有關(guān)，這類電路稱為時序邏輯電路，簡稱時序電路。由圖中看到，時序邏輯電路是由組合邏輯電路和存儲電路構(gòu)成。其中存儲電路由能保持電路二進(jìn)制狀態(tài)的記憶電路組成，它將電路某一時刻的輸出狀態(tài)記憶，并與電路現(xiàn)時刻的輸入共同作用產(chǎn)生一個新的輸出。由于有了有記憶的存儲電路，使時序邏輯電路每時每刻的輸出必須考慮電路的前一個狀態(tài)。

時序邏輯電路中有記憶功能的存儲電路通常由觸發(fā)器擔(dān)任。圖4.1時序邏輯電路方框圖

4.2基本觸發(fā)器

4.2.1觸發(fā)器及分類

1.觸發(fā)器

觸發(fā)器是數(shù)字邏輯電路的基本單元電路，它有二個穩(wěn)態(tài)輸出(雙穩(wěn)態(tài)觸發(fā)器)，具有記憶功能，可用于存儲二進(jìn)制數(shù)據(jù)、記憶信息等。

從結(jié)構(gòu)上來看，觸發(fā)器由邏輯門電路組成，有一個或幾個輸入端，二個輸出端。其中二個輸出是互補(bǔ)輸出，通常標(biāo)記為Q和，即當(dāng)Q端為低電平（Q=0）時端為高電平（=1），而Q端為高電平（Q=1）時端為低電平（=0）。觸發(fā)器的輸出有二種狀態(tài)，一般將Q=0、=1狀態(tài)稱為觸發(fā)器“0”態(tài)；將Q=1、=0狀態(tài)稱為觸發(fā)器“1”態(tài)。觸發(fā)器的這二種狀態(tài)都為相對穩(wěn)定狀態(tài)，只有在一定的外加信號觸發(fā)作用下，才可從一種穩(wěn)態(tài)轉(zhuǎn)變到另一種穩(wěn)態(tài)。

2.觸發(fā)器的分類

觸發(fā)器的種類很多，大至可按以下幾種方式進(jìn)行分類：

根據(jù)是否有時鐘脈沖輸入端，可將觸發(fā)器分為基本觸發(fā)器和時鐘觸發(fā)器。

根據(jù)邏輯功能的不同，可將觸發(fā)器分為RS觸發(fā)器、D觸發(fā)器、JK觸發(fā)器、T觸發(fā)器等。

根據(jù)電路結(jié)構(gòu)的不同，可將觸發(fā)器分為基本觸發(fā)器、同步觸發(fā)器、維持阻塞觸發(fā)器、主從觸發(fā)器、邊沿觸發(fā)器。

根據(jù)觸發(fā)方式的不同，觸發(fā)器可分為電平觸發(fā)、主從觸發(fā)、邊沿觸發(fā)。觸發(fā)器的邏輯功能可用功能表（特性表）、特性方程、狀態(tài)圖（狀態(tài)轉(zhuǎn)換圖）和時序圖（時序波形圖）來描述。

4.2.2基本RS觸發(fā)器

1.電路組成

RS觸發(fā)器是最基本的觸發(fā)器，圖4.2示出了由與非門組成的基本RS觸發(fā)器的邏輯圖和邏輯符號。.圖4.2基本RS觸發(fā)器由圖可知，基本RS觸發(fā)器由二個與非門交叉耦合而成，Q和為兩個互補(bǔ)輸出端，R和S為二個輸入端。其中R稱為置0端(復(fù)位端)，S稱為置1端(置位端)，2.邏輯功能

由圖4.2可看出，R端和S端分別是與非門二個輸入端的其中一端，若二者均為1，則兩個與非門的狀態(tài)只能取決于對應(yīng)的交叉耦合端的狀態(tài)。如Q=1，=0，則與非門G1由于=0而保持為1，而與非門G2由于Q=1而繼續(xù)為0?？煽闯?，這時觸發(fā)器是維持狀態(tài)不變的。同樣，若Q=0,=1,觸發(fā)器的狀態(tài)也會保持不變的。若想使觸發(fā)器按要求進(jìn)行狀態(tài)轉(zhuǎn)換，可在其輸入端加觸發(fā)信號使其工作在如下二種狀態(tài)：

(1)R=0,S=1,R=0使G2門輸出=1，S=1與=1使G1門輸出Q=0，觸發(fā)器被置為0態(tài)。

(2)R=1，S=0S=0使G1門輸出Q=1，R=1與Q=1使G2門輸出

=0，觸發(fā)器被置為1態(tài)可見，在R端加有效觸發(fā)信號(低電平0)，觸發(fā)器被置為0態(tài)，在S端加有效觸發(fā)信號(低電平0)，觸發(fā)器被置為1態(tài)。所以R端稱為置0端，S端稱為置1端。

特別需要指出的是，如觸發(fā)器置0(或置1)后，輸入端恢復(fù)到全高狀態(tài)，則根據(jù)前面討論可知，觸發(fā)器仍能保持0態(tài)(或1態(tài))不變。

若R端和S端同時為0，則此時由于兩個與非門都是低電平輸入而使Q端和端同時為1，這對于觸發(fā)器來說是一種不正常狀態(tài)，因?yàn)樵诖撕笕绻鸕和S又同時為1，則新狀態(tài)會由于兩個門延遲時間的不同、當(dāng)時所受外界干擾的不同等因素而無法判定，即會出現(xiàn)不定狀態(tài)，這是不允許的，應(yīng)盡量避免。根據(jù)以上分析，可列出此RS觸發(fā)器的功能表(也稱特性表)如表4.1所示。

4.3時鐘觸發(fā)器

在數(shù)字系統(tǒng)中，常常需要觸發(fā)器在同一個時鐘脈沖作用下協(xié)同動作，為此這些觸發(fā)器必須有時鐘脈沖控制端，這樣的觸發(fā)器稱為時鐘觸發(fā)器，它的狀態(tài)改變與時鐘脈沖同步。

將某個時鐘脈沖作用前觸發(fā)器的狀態(tài)稱作為現(xiàn)態(tài)。用Qn表示，

而時鐘脈沖作用后的狀態(tài)稱作為次態(tài)，用Qn+1表示。

4.3.1RS觸發(fā)器

1.基本結(jié)構(gòu)

在由與非門組成的基本RS觸發(fā)器基礎(chǔ)上，增加二個控制門G3和G4，并加入時鐘脈沖CP(Clockpulse)端，便組成了同步RS觸發(fā)器，2.邏輯功能

由圖看出，G3，G4二個與非門被時鐘脈沖CP所控制，即CP脈沖控制著觸發(fā)信號R、S能否加入到基本RS觸發(fā)器上。

當(dāng)CP=0(低電平)時，G3、G4閉鎖，基本RS觸發(fā)器處于保持狀態(tài)。

當(dāng)CP=1(高電平)時，G3、G4開門，觸發(fā)信號R、S經(jīng)二個門反相加到基本RS觸發(fā)器上，表4.2同步RS觸發(fā)器功能表

3.特性方程

觸發(fā)器的特性方程，是指觸發(fā)器輸出狀態(tài)的次態(tài)Qn+1與現(xiàn)態(tài)Qn及輸入之間的邏輯關(guān)系表達(dá)式。

特性方程是以觸發(fā)器的輸入及現(xiàn)態(tài)作變量，輸出次態(tài)為函數(shù)的邏輯方程。由邏輯圖可得到RS時鐘觸發(fā)器的特性方程如下：將現(xiàn)態(tài)方程代入次態(tài)方程得Qn+1=S+Qn現(xiàn)態(tài)方程次態(tài)方程RS=0(約束條件)

4.時序圖圖4.4時鐘同步RS觸發(fā)器時序圖

圖中觸發(fā)器輸出端Q的波形是根據(jù)輸入RS及時鐘脈沖CP而變化的，具體為：

在第一個脈沖作用時(CP=1)，觸發(fā)器處于保持狀態(tài)(S=R=0)，故Q不變化。

在第二個脈沖作用時，觸發(fā)器處于置1狀態(tài)(S=1,R=0),故Q=1。

在第三個脈沖作用時，觸發(fā)器又處于保持狀態(tài)(S=R=0),故Q=1。

在第四個脈沖作用時，觸發(fā)器處于置0狀態(tài)(S=0,R=1),故Q=0。

在第五個脈沖作用時，觸發(fā)器處于置1狀態(tài)(S=1,R=0),故Q=1。

在第六個脈沖作用時，觸發(fā)器處于置0狀態(tài)(S=0,R=1),故Q=0。

在第七個脈沖作用時，S和R均變化了二次,故Q也跟隨變化二次，即先置1又置0。像這樣在一個CP期間觸發(fā)器翻轉(zhuǎn)二次或二次以上的情況，稱為觸發(fā)器發(fā)生了空翻，這在實(shí)際使用中是需要禁止的，這也是這種同步觸發(fā)器所存在的問題。由以上分析可以得到觸發(fā)器時序圖有如下規(guī)律：

CP時鐘脈沖決定Q的變化時刻，觸發(fā)輸入(R、S)決定Q的變化狀態(tài)。

由于此種時鐘觸發(fā)器在CP=1時都可觸發(fā)(高電平觸發(fā))，所以Q在CP=1期間均可能發(fā)生變化，至于如何變化就取決于當(dāng)時的R、S值了。

RS觸發(fā)器當(dāng)R=S=1時存在著不定狀態(tài)，這在實(shí)際使用中非常不方便。4.3.2D觸發(fā)器

在同步式RS觸發(fā)器前加一個非門，使D=S=便構(gòu)成了同步式D觸發(fā)器。

因?yàn)镾≠R,所以RS觸發(fā)器的不定狀態(tài)自然也就不存在了。

圖4.5同步式D觸發(fā)器(a)邏輯圖(b)邏輯符號

D觸發(fā)器只有一個數(shù)據(jù)輸入端D，其特性方程為：

Qn+1=D

D觸發(fā)器的輸出次態(tài)總是與輸入端D保持一致，即狀態(tài)Qn+1僅取決于控制輸入D，而與現(xiàn)態(tài)Qn無關(guān)。同時它也是在CP脈沖作用下同步工作并不存在不定問題。D觸發(fā)器廣泛用于數(shù)據(jù)存儲，所以也稱為數(shù)據(jù)觸發(fā)器。

表4.3D觸發(fā)器的功能表4.3.3JK觸發(fā)器圖4.6同步式JK觸發(fā)器(a)邏輯圖(b)邏輯符號

JK觸發(fā)器特性方程：

表4.4JK觸發(fā)器的功能表

Qn+1=J

Qn

+KQn

JK觸發(fā)器有四個工作狀態(tài)，

第一行J=K=0為保持狀態(tài)，

第二行J=0、K=1為置0態(tài)，

第三行J=1、K=0為置1態(tài)。

第四行J=K=1，Qn+1=n為取反狀態(tài)，即次態(tài)為現(xiàn)態(tài)的反。如果將JK觸發(fā)器J端與K端相連并接高電平，即令J=K=1，則此時的特性方程為：

Qn+1=Qn

它的邏輯功能是次態(tài)是現(xiàn)態(tài)的反，稱為翻轉(zhuǎn)觸發(fā)器或T’觸發(fā)器。4.3.4時鐘觸發(fā)方式

所謂時鐘觸發(fā)方式是指CP脈沖控制觸發(fā)器的翻轉(zhuǎn)方式。以上所討論的各種時鐘觸發(fā)器在結(jié)構(gòu)上均為由CP脈沖通過與非門來控制輸入信號的加入，它接收信號的時間取決于CP脈沖持續(xù)的時間，即在時鐘脈沖作用期間隨時會接受輸入信號。時鐘脈沖消失，觸發(fā)器便被封鎖維持狀態(tài)不變，這種觸發(fā)方式稱為電平觸發(fā)，由前面討論已知，電平觸發(fā)方式存在空翻現(xiàn)象。為避免觸發(fā)器在實(shí)際使用中出現(xiàn)空翻，就得限制觸發(fā)器的翻轉(zhuǎn)時刻，在實(shí)際的觸發(fā)器產(chǎn)品中是通過維持阻塞型、主從型、邊沿型等幾種結(jié)構(gòu)類型來將觸發(fā)器的翻轉(zhuǎn)時刻限定在CP脈沖的上升沿或下降沿，從觸發(fā)方式上看可將其分為上升沿觸發(fā)和下降沿觸發(fā)。1.上升沿觸發(fā)

CP脈沖由低電平上跳到高電平這一時刻稱為上升沿，上升沿觸發(fā)是指觸發(fā)器只有在CP脈沖上升沿可以接受信號，產(chǎn)生翻轉(zhuǎn)。

上升沿觸發(fā)器輸出Q的變化規(guī)律：

僅在CP脈沖的上升沿有可能翻轉(zhuǎn)，如何翻轉(zhuǎn)取決于當(dāng)時的輸入D。

(a)邏輯符號(b)時序圖圖4.7上升沿觸發(fā)(D觸發(fā)器)2.下降沿觸發(fā)

下降沿觸發(fā)是指觸發(fā)器只有在CP脈沖下降沿這一時刻可以接受信號，產(chǎn)生翻轉(zhuǎn)。

下降沿觸發(fā)器輸出Q的變化規(guī)律：僅在CP脈沖的下降沿有可能翻轉(zhuǎn)，如何翻轉(zhuǎn)取決于當(dāng)時的輸入J和K。邏輯符號(b)時序圖圖4.8下升沿觸發(fā)(JK觸發(fā)器)4.4集成觸發(fā)器

觸發(fā)器作為時序邏輯電路的基本單元電路，在數(shù)字電路中起著非常重要的作用，隨著數(shù)字集成電路的飛速發(fā)展，集成觸發(fā)器芯片也出現(xiàn)了許多新的電路系列及品種，本節(jié)將討論幾種實(shí)用的集成觸發(fā)器芯片及給出部分常用觸發(fā)器種類，以培養(yǎng)學(xué)生熟悉、掌握觸發(fā)器的使用。

4.4.1集成觸發(fā)器使用的特殊問題

使用集成觸發(fā)器除了要考慮數(shù)字集成電路使用的共有問題外，還要注意集成觸發(fā)器使用的特殊問題。

1.異步置位SD、復(fù)位RD端

集成觸發(fā)器一般均可進(jìn)行直接置位、復(fù)位操作，它們是獨(dú)立于時鐘脈沖的異步操作，因?yàn)樗碾娐方Y(jié)構(gòu)與前述基本RS觸發(fā)器相似，所以存在著不定狀態(tài)，在使用中應(yīng)盡量避免。

2.最高時鐘頻率fmax

手冊中所給fmax為CP時鐘脈沖的最高工作頻率，在實(shí)際使用時為保證觸發(fā)器可靠工作，所用CP脈沖頻率f一定要小于fmax。

3.建立時間tset和保持時間th

建立時間tset：

觸發(fā)輸入D的建立必須比

CP脈沖上升沿提前一段時

間，這段時間的最小值為

建立時間tset。

保持時間th：觸發(fā)輸入D的

消失必須比CP脈沖上升沿

滯后一段時間，這段時間

的最小值為保持時間th。

圖4.9D與CP時序

4.4.2集成D觸發(fā)器

集成D觸發(fā)器品種較多，性能、參數(shù)各不相同。表4.5列出部分常用及先進(jìn)D觸發(fā)器種類。

1.雙上升沿D觸發(fā)器(74)

74是雙D觸發(fā)器，片內(nèi)二個D觸發(fā)器具有各自獨(dú)立的時鐘觸發(fā)端(CP)及置位(SD)、復(fù)位

(RD)

端，圖4.10示出了邏輯符號及外引線圖，表4.6給出了功能表。由功能表看出，前二行是異步置位(置1)和復(fù)位(清0)工作狀態(tài)，它們無需在CP脈沖的同步下而異步工作。其中SD

、RD均為低電平有效。第三行為異步輸入禁止?fàn)顟B(tài)。第四、五行為觸發(fā)器同步數(shù)據(jù)輸入狀態(tài)，在置位端和復(fù)位端均為高電平的前提下，觸發(fā)器在CP脈沖的上升沿將輸入數(shù)據(jù)D讀入。最后一行為保持狀態(tài)。

圖4.10雙上升沿D觸發(fā)器(74)(a)邏輯符號(b)外引線圖2.雙上升沿D觸發(fā)器(4013)

4013是4000CMOS系列雙上升沿D觸發(fā)器，為主從結(jié)構(gòu)。該芯片與前小節(jié)討論的74觸發(fā)器相比，同為雙上升沿雙D觸發(fā)器，也具有異步置位(RD)、復(fù)位(SD)端(高電平有效)，但在使用中要注意電氣特性的不同，另外外引線管腳排列也不相同。圖4.11雙上升沿D觸發(fā)器(4013)表4.74013功能表

4.4.3集成JK觸發(fā)器

1.雙下降沿JK觸發(fā)器(113)如圖4.12所示，該集成電路內(nèi)包括兩個JK觸發(fā)器，每個觸發(fā)器均有異步置位端及獨(dú)立的CP時鐘脈沖觸發(fā)端，其中置位端為低電平有效，CP為下降沿觸發(fā)。其功能見表4.9。

圖4.12雙下降沿JK觸發(fā)器(113)第一行是異步置位(置1)工作狀態(tài)，RD為低電平有效，它無需在CP脈沖的同步下而異步工作。第二行到第五行為觸發(fā)器同步觸發(fā)狀態(tài)，在置位端為高電平的前提下，觸發(fā)器在CP脈沖的下降沿將觸發(fā)工作。最后一行為保持狀態(tài)。表4.9113功能表

2.上升沿JK觸發(fā)器(4095)

4095是4000CMOS系列上升沿JK觸發(fā)器，邏輯符號及外引線圖如圖4.13所示，圖4.13上升沿JK觸發(fā)器表4.10是功能表。該芯片JK輸入端是帶有與門的三輸入JK觸發(fā)器，輸入端具有如下關(guān)系：

J=J1·J2·J3K=K1·K2·K3

功能表的上三行為異步置位、復(fù)位狀態(tài)，SD和RD均為高電平有效，其中第三行為禁用不定狀態(tài)。后四行為同步工作狀態(tài)，CP脈沖上升沿有效。

表4.104095功能表

4.5時序邏輯電路的分析

時序邏輯電路的分析就是要根據(jù)已知的邏輯電路圖通過分析得出電路輸出在輸入及時鐘脈沖作用下的狀態(tài)轉(zhuǎn)換規(guī)律，進(jìn)而得出電路的邏輯功能。

4.5.1時序邏輯電路的分析方法

1.時序邏輯電路的分類及狀態(tài)描述

時序邏輯電路分為同步時序電路和異步時序電路兩大類。

在同步時序電路中，所有觸發(fā)器的狀態(tài)變化都是同時發(fā)生的，它們有一個共同的時鐘脈沖CP。

在異步電路中，觸發(fā)器的狀態(tài)變化不是同時發(fā)生的，各觸發(fā)器的時鐘脈沖可能都不相同，也可能部分相同，觸發(fā)器的翻轉(zhuǎn)變化是有前后順序的。

時序邏輯電路的描述主要有狀態(tài)方程、狀態(tài)表、狀態(tài)圖和時序圖等幾種。

2.時序邏輯電路的分析步驟

(1)確定時序電路工作方式:時序電路有同步電路和異步電路之分，同步電路中各觸發(fā)器的時鐘端均與總的時鐘相連，即CP1=CP2=…=CP，這樣在分析電路時每一個觸發(fā)器所受時鐘控制是相同的，可總體考慮。而異步電路中各觸發(fā)器的時鐘脈沖是不完全相同的，故在分析電路時必須分別考慮，以確定觸發(fā)器的翻轉(zhuǎn)條件。

(2)寫驅(qū)動方程:驅(qū)動方程即為各觸發(fā)器控制輸入端的邏輯表達(dá)式，它們決定著觸發(fā)器的未來狀態(tài)。驅(qū)動方程必須根據(jù)邏輯圖的連線得出。

(3)確定狀態(tài)方程:狀態(tài)方程也稱為次態(tài)方程，它表示了觸發(fā)器次態(tài)與現(xiàn)態(tài)之間的邏輯關(guān)系。狀態(tài)方程是將各觸發(fā)器的驅(qū)動方程代入特性方程而得到。

(4)

寫輸出方程若電路有外部輸出，如計(jì)數(shù)器的進(jìn)位輸出，則要寫出這些輸出的邏輯表達(dá)式，即輸出方程。

(5)

列狀態(tài)表狀態(tài)表即狀態(tài)轉(zhuǎn)換真值表，它是將電路所有現(xiàn)態(tài)依次列舉出來，分別代入各觸發(fā)器的狀態(tài)方程中求出相應(yīng)的次態(tài)并列成表。通過狀態(tài)表可分析出時序電路的轉(zhuǎn)換規(guī)律。

(6)狀態(tài)圖和時序圖狀態(tài)圖和時序圖分別是描述時序電路邏輯功能的另外二種方法。狀態(tài)圖是將狀態(tài)表變成了圖形的形式，而時序圖即為電路的時序波形圖，為了分析直觀，這二種形式也是必不可少的。

4.5.2時序邏輯電路的分析舉例

1.同步時序電路分析舉例

例4.1

分析圖4.14所示邏輯電路的邏輯功能。圖4.14例4.1邏輯電路解：

(1)電路工作方式:該電路由三個JK觸發(fā)器和三個與門構(gòu)成。時鐘脈沖CP分別連接到每個觸發(fā)器的時鐘脈沖輸入端，此電路是一個同步時序邏輯電路。所以

CP1=CP2=CP3=CP

(2)

驅(qū)動方程

(3)狀態(tài)方程將上述驅(qū)動方程代入JK觸發(fā)器的特性方程

，得此電路的狀態(tài)方程為：

(4)輸出方程

(5)狀態(tài)表:列狀態(tài)表是分析過程的關(guān)鍵，其方法是依次設(shè)定電路現(xiàn)態(tài)，代入狀態(tài)方程及輸出方程，得出相應(yīng)次態(tài)及輸出，見表4.11。

通常在列表時首先假定電路的現(xiàn)態(tài)為000，得出電路的次態(tài)為001，再以此態(tài)作為現(xiàn)態(tài)求出下一個次態(tài)010，如此反復(fù)進(jìn)行，即可列出所分析電路的狀態(tài)表(如遇狀態(tài)重復(fù)，可重新設(shè)定現(xiàn)態(tài)，見表中后二行)。

(6)狀態(tài)圖:根據(jù)狀態(tài)表可畫出狀態(tài)圖，如圖4.15所示。圖中圈內(nèi)數(shù)為電路的狀態(tài)，箭頭所指方向?yàn)闋顟B(tài)轉(zhuǎn)換方向，斜線右方的數(shù)為電路的輸出參數(shù)C。

(7)時序圖:設(shè)電路的初始狀態(tài)為000，根據(jù)狀態(tài)表和狀態(tài)圖，可畫出時序圖如圖4.16所示。表4.11例4.1狀態(tài)表圖4.16例4.1時序圖圖4.15例4.1狀態(tài)圖

(8)

邏輯功能分析:由狀態(tài)表、狀態(tài)圖、時序圖均可看出，此電路有六個有效工作狀態(tài)，在時鐘脈沖CP的作用下，電路狀態(tài)由000到101反復(fù)循環(huán)，同時輸出端C配合輸出進(jìn)位信號，所以此電路為同步六進(jìn)制計(jì)數(shù)器。分析中發(fā)現(xiàn)還有110、111二個狀態(tài)不在有效狀態(tài)之內(nèi)，正常工作時是不出現(xiàn)的，故稱為無效狀態(tài)。如果由于某種原因使電路進(jìn)入到無效狀態(tài)中，則此電路只要在時鐘脈沖的作用下可自動過渡到有效工作狀態(tài)中(見狀態(tài)表4.11后二行)，故稱此電路可以自啟動。

2.異步時序電路分析舉例

異步時序電路的分析與同步時序電路的分析基本相同，但由于在異步時序電路中并不是所有觸發(fā)器的CP端均與總的時鐘脈沖相連，所以在分析時要特別注意每個觸發(fā)器的時鐘脈沖的連接方式，這樣才能正確確定觸發(fā)器的翻轉(zhuǎn)情況。

例4.2

分析圖4.17所示邏輯電路的邏輯功能。圖4.17例4.2邏輯電路

解：

(1)電路工作方式:此電路由三個JK觸發(fā)器和一個與門組成，其中FF0、FF2的時鐘端與總時鐘脈沖相連，而FF1的時鐘端是獨(dú)立的，所以此電路是異步時序電路。得：

CP0=CP2=CP，CP1=Q0

(2)驅(qū)動方程:

(3)狀態(tài)方程:

(4)無輸出方程:

(5)狀態(tài)表:在分析異步時序邏輯電路的狀態(tài)表時，考慮到各觸發(fā)器的時鐘脈沖的觸發(fā)情況，應(yīng)加入觸發(fā)器的CP變化一欄，以便確定各觸發(fā)器的翻轉(zhuǎn)。表4.12例4.2狀態(tài)表

(6)狀態(tài)圖和時序圖: