半導(dǎo)體集成電路第4章版圖設(shè)計(jì)及舉例課件

第四章版圖設(shè)計(jì)內(nèi)容提要1：版圖設(shè)計(jì)的基本流程、基本概念2：IC中元件的版圖設(shè)計(jì)3：六管單元TTL“與非門”版圖設(shè)計(jì)舉例版圖設(shè)計(jì)的基本流程、基本概念集成電路的設(shè)計(jì)包括三方面的工作：線路設(shè)計(jì)、工藝設(shè)計(jì)、版圖設(shè)計(jì)首先根據(jù)電路指標(biāo)，結(jié)合集成電路的特點(diǎn)設(shè)計(jì)出可行的電子線路，再將電子線路圖轉(zhuǎn)換為一張平面的集成電路工藝復(fù)合圖，即版圖，進(jìn)而制作出一套掩模版（光刻板），在確定的工藝條件下生產(chǎn)出符合原設(shè)計(jì)指標(biāo)的集成電路芯片。

在具體設(shè)計(jì)中，首先確定電子路線，再?gòu)膸滋讟?biāo)準(zhǔn)工藝中選擇一套適于本單位工藝水平的工藝方案作參考，確定好試制方案，在此基礎(chǔ)上，設(shè)計(jì)出版圖，制作光刻掩膜版，進(jìn)行產(chǎn)品試制，根據(jù)試制的結(jié)果，適當(dāng)?shù)匦薷碾娐芳鞍鎴D，以獲得最佳設(shè)計(jì)方案?，F(xiàn)代的數(shù)字電路均采用標(biāo)準(zhǔn)工藝進(jìn)行生產(chǎn)。因此，線路設(shè)計(jì)及版圖設(shè)計(jì)均圍繞標(biāo)準(zhǔn)工藝進(jìn)行。4-1版圖設(shè)計(jì)的一般程序

版圖設(shè)計(jì)的任務(wù)：按照電路參數(shù)的要求，在給定的電路及工藝條件下，依據(jù)一定的規(guī)則，設(shè)計(jì)出電路中每個(gè)元件的圖形及尺寸，然后排版、布線，完成整個(gè)版圖。對(duì)于一個(gè)生產(chǎn)單位，工藝條件相對(duì)穩(wěn)定，版圖設(shè)計(jì)的好壞直接影響電路的參數(shù)及成品率。因此，版圖設(shè)計(jì)是生產(chǎn)廠家一直主要的任務(wù)。通常，版圖的設(shè)計(jì)需通過(guò)多次的試制與修改過(guò)程。版圖設(shè)計(jì)的一般程序一、電路的模擬實(shí)驗(yàn)及理論分析

工作的目的：1、了解電路的工作原理。2、得到電路的靜態(tài)工作點(diǎn)及支路電流。3、了解電路中每個(gè)元件的參數(shù)（包括寄生效應(yīng)）對(duì)電路的靜態(tài)參數(shù)和瞬態(tài)參數(shù)的影響。4、了解電路的溫度特性。

二、工藝設(shè)計(jì)工作的任務(wù)：1、充分了解生產(chǎn)廠家的工藝水平。制版與光刻 外延與擴(kuò)散封裝及管殼 集成度與成品率2、根據(jù)實(shí)際工藝水平及電路需要，選擇一套適當(dāng)?shù)纳a(chǎn)工藝。3、確定每一套工序的工藝要求。

五、劃分隔離區(qū)目的：實(shí)現(xiàn)電路中各個(gè)元件的電隔離規(guī)則：1、集電極等電位的NPN管可共用一個(gè)隔離區(qū)（基極等電位的PNP管可共用一個(gè)隔離區(qū)）2、二極管按晶體管原則處理。3、原則上，所有硼擴(kuò)散電阻可共用同一隔離區(qū)。4、當(dāng)集電極電位高于硼擴(kuò)散電阻的電位時(shí)，晶體管與電阻可置于同一隔離區(qū)。5、在不違反上述規(guī)則的前提下，劃分隔離區(qū)可以靈活掌握，以便于排版與布線。

六、排版與布線通過(guò)排版，將所有元件的位置確定下來(lái)；通過(guò)布線，將所有元件按電路要求實(shí)現(xiàn)連線。規(guī)則：1、元件排列緊驟，版面小，寄生效應(yīng)小。2、布線盡量短且簡(jiǎn)潔，晝避免交叉。3、鋁條有一定寬度，且避開薄氧化層區(qū)及跨越大的sio2臺(tái)階。4、要求參數(shù)一致的元件應(yīng)置于鄰近區(qū)域，避免工藝及材料不均勻性的影響。5、使芯片熱分布均勻，要求溫度平衡的元件，應(yīng)置于等溫線上。6、壓焊點(diǎn)的分布符合管殼外引線排列順序。4-2基本尺寸的確定

基本尺寸包括掩膜圖形的最小線條寬度和最小間距，與制版和光刻精度直接相關(guān)。一、掩膜圖形最小線寬：a：能在硅平面上顯現(xiàn)出清晰線條的最小版圖設(shè)計(jì)線寬。b：能保證在硅平面上顯現(xiàn)清晰線條的最小版圖設(shè)計(jì)線寬。前者表示所能達(dá)到的工藝水平，后者表示保證一定成品率前提下所能達(dá)到的工藝水平。最小掩模線寬可根據(jù)實(shí)際的工藝確定。對(duì)TTL一般4~10um

1、掩膜對(duì)準(zhǔn)容差圖形實(shí)際位置與設(shè)計(jì)位置之間的統(tǒng)計(jì)平均誤差。包含掩膜容差（制版）及光刻對(duì)準(zhǔn)容差。制版：a、版的線寬誤差 ±0.5b、位置及套準(zhǔn)誤差 ±1.1 c、工作版復(fù)印誤差 ±0.1光刻：d、光刻照相誤差 ±1.8 e、對(duì)準(zhǔn)誤差 ±1.0掩膜對(duì)準(zhǔn)容差為前5項(xiàng)之和 ±4.5μm。兩次掩膜對(duì)準(zhǔn)容差

2、橫向擴(kuò)散：橫向擴(kuò)散也造成圖形位置的偏差，一般取0.8xj3、耗盡層寬Wd耗盡區(qū)既不是N區(qū)，也不是P區(qū)，顯然考慮圖形位置時(shí)，應(yīng)加上耗盡區(qū)的影響。4、最小間距Gmin考慮全部位置不確定因素，且均朝最壞情況下取值后，圖形之間保留的最小距離，含有設(shè)計(jì)余量意思。考慮一個(gè)最小面積晶體管三、掩模最小間距的確定方法

下面來(lái)推導(dǎo)最小面積晶體管尺寸1、WE孔 射極接觸孔 取最小尺寸2、DE-E孔 射極孔到射區(qū)擴(kuò)散窗口邊緣間距△WMAT-0.8xje+WdE-E+Gmin3、DE-B 射區(qū)窗口到基區(qū)窗口間距△WMAT+0.8xje-0.8xjc+Wde-B+Wdc-B+Gmin4、DE-B射區(qū)窗口到基區(qū)孔間距 △WMAT+0.8xje+Wde-B+Gmin5.WB孔 基極接觸孔寬 取最小尺寸6、DB-B孔 基區(qū)窗口到基極孔間距 △WMAT-2－0.8xjc+Wdc-B+Gmin7、DB-I 基區(qū)窗口到隔離窗口間距△WMAT+0.8xjc-0.8xjI+Wdc-c+WdI-C+Gmin XjI~125%Wepi-MAX8、Dc-Bn+集電極窗口到基區(qū)窗口間距 △WMAT+0.8xjc+0.8xje+Wdc-c+Gmin9.Wc孔 集電極n+孔寬可取最小尺寸10、Dc-I 集電極n+孔到隔離窗口間距 △WMAT-2+0.8xje+0.8xjI+WdI-c+Gmin11、DBL-I 隱埋區(qū)到隔離窗口間距 △WMAT+0.8xjI+0.8xjBL+WdI-c+Gmin12、DBL-BL 相鄰隱埋區(qū)最小間距2DBL-I+dI13、dI 隔離框?qū)挾仍瓌t上可取最小尺寸，考慮框的長(zhǎng)度，一般略取大一些。最小尺寸及最小間距一旦確定，就可以進(jìn)行元件的初步設(shè)計(jì)。2、雙基極管a：結(jié)構(gòu)射極雙側(cè)采用基極引線b：特點(diǎn)面積增大，fT下降；有效LE提高，電流容量增大；rb下降，振蕩頻率上升。C：應(yīng)用場(chǎng)合要求電流較大、或者應(yīng)用頻率較高的場(chǎng)合。3：雙基極，雙集電極管a：結(jié)構(gòu)b：特點(diǎn)：有效LE大，電流容量大；rc小，飽和壓降低c：應(yīng)用場(chǎng)合：輸出管。4、雙射極雙集電極管a：結(jié)構(gòu)b：特點(diǎn)：rc更小。c：應(yīng)用場(chǎng)合：輸出管。5：多射極輸入管（TTL輸入管的特殊結(jié)構(gòu)）a：結(jié)構(gòu)（長(zhǎng)脖基區(qū)）b：特點(diǎn)：采用長(zhǎng)脖基區(qū)，rb大，交叉漏電流小。T反向運(yùn)用時(shí)，BC結(jié)正偏，IB流經(jīng)基區(qū)電阻產(chǎn)生壓降，從基區(qū)接觸孔至發(fā)射結(jié)，基極電位逐步下降。而集電區(qū)有隱埋層，較小，故可認(rèn)為集電區(qū)等電位。于是，VBC沿基極接觸孔至發(fā)射區(qū)方向逐漸下降，大部分電流IB成為對(duì)β無(wú)貢獻(xiàn)的PN結(jié)電流，有效地降低了Βr，故有效地減小了交叉漏電流。

三、飽和壓降數(shù)字電路中，VOL即為輸出管的飽和壓降。飽和壓降由兩部分構(gòu)成：

本征部分一般很小，取決于飽和度S，故由電路設(shè)計(jì)控制寄生部分取決于集電極串聯(lián)電阻，故由版圖設(shè)計(jì)控制。rcs計(jì)算參照《晶體管原理》。四、頻率特性：設(shè)計(jì)中，該指標(biāo)不單取決于版圖設(shè)計(jì)，而且更依賴于工藝，故僅作定性考慮，不作定量計(jì)算。4-4二極管設(shè)計(jì)一、集成PN結(jié)二極管1、單獨(dú)BC結(jié)二極管2、利用晶體管的不同連接方式構(gòu)成a：將兩個(gè)端短接BC短接 利用BE結(jié)BE短接 利用BC結(jié)CE短接 利用BE、BC并聯(lián)結(jié)b：將一端懸置C浮置 E浮置這樣形成六種二級(jí)管結(jié)構(gòu)，各種結(jié)構(gòu)由于摻雜濃度，面積各不相同，造成正向電壓，擊穿電壓，溫度特性，寄生效應(yīng)各不相同，可根據(jù)需要加以選擇。設(shè)計(jì)中常用BC短接及單獨(dú)BC結(jié)兩種結(jié)構(gòu)。

4-5電阻器設(shè)計(jì)

IC中有擴(kuò)散電阻、離子注入電阻、金屬膜電阻擴(kuò)散電阻與集成電路的任一擴(kuò)散同時(shí)完成，不需增加工序、簡(jiǎn)單易行。應(yīng)用最廣泛的是硼擴(kuò)散電阻此外還有磷擴(kuò)散電阻，通常用于小阻值電阻或作為第二層內(nèi)部連線

一、硼擴(kuò)散電阻：1.常用圖形：胖形阻值小，精度要求高10~102Ω瘦形中等阻值 102~103Ω折迭形適用高阻值 103~104Ω2.阻值計(jì)算：其中：K1：端頭修正因子0.35~0.55； K2：拐角修正因子0.5（直角）； Weff：有效寬度 Weff=W+mXjcm橫向擴(kuò)散修正因于0.35~0.553.擴(kuò)散電阻的誤差設(shè)： 則：

一般

雖然相對(duì)誤差大，但匹配誤差很小，這是分立元件很難達(dá)到的：

4、擴(kuò)散電阻的功耗：顯然電阻的最大功耗與封裝形式有關(guān)如TO與扁平封裝：對(duì)電阻：于是單位條寬所允許的最大電流：即電阻設(shè)計(jì)中存在最小電阻條寬：

5、電阻最小條寬的選取綜上所述，電阻最小線條寬度a、受版圖設(shè)計(jì)規(guī)則限制;b、受功耗的限制;c、受電阻精度的限制。由三者最大值確定。

二、其它擴(kuò)散電阻1、磷擴(kuò)散電阻

主要用作“磷橋”.2、基區(qū)溝道電阻

用于高阻值電阻.3、外延層體電阻

適于高阻值及溫度補(bǔ)償電阻。4、外延層溝道電阻構(gòu)成JFET，夾斷電壓5~7V。具有恒流特性。在模擬集成電路中可用作參數(shù)電流源。5、隱埋層電阻：適于低阻值，精度低的場(chǎng)合三、離子注入電阻pp適于高阻值，高精度電阻。4-4版圖設(shè)計(jì)舉例以中速八輸入端六管單元TTL“與非”為例一、電路原理分析及工作點(diǎn)，支路電流估算二、劃分隔離區(qū)：T1、T2、T5各占一隔離區(qū)；T3、T4共隔離區(qū)；T6網(wǎng)絡(luò)一個(gè)隔離區(qū)；電阻一個(gè)隔離區(qū)；共劃分六個(gè)隔離區(qū).三、確定工藝條件四、確定版圖設(shè)計(jì)規(guī)則1、最小線條寬度2、最小線條間距由△WMATXjWdGmin推出五、元件設(shè)計(jì)1、輸入管T1要求IIH小，選用長(zhǎng)脖基區(qū)結(jié)構(gòu)，電流容量要求低，其余部份可采用最小面積2、輸出入T5：要求VOL小，可采用雙集電極;Icm大，可采用雙基極或雙射極;滿負(fù)荷時(shí)，對(duì)應(yīng)考慮可取3、T2管：要求：高，電流容量低。采用最小面積晶體管。4、T3、T4管T3無(wú)特殊要求，采用最小面積晶體管。T4管存在瞬態(tài)大電流.

取120um。5、T6網(wǎng)絡(luò)

T6采用最小面積晶體管，為節(jié)省面積通常略作變形，將T6、Rb、Rc