集成電路設計基礎6組合邏輯電路

1 多米諾邏 雙軌邏輯電 CMOS邏輯電路的比 二進制 優(yōu)先權2JohnP.Uyemura,IntroductiontoVLSICircuitsandJohnWiley&Sons,Inc.,2002.ChaptersNikolic，2003.Chapters6。 3

Output=f(

Output=f(In,Previous4 5

6

PMOSNMOS

7

VDD

DS

0VDD-VTnSDSD0

DSVDDDS

VDD

VDDSSD靜態(tài)CMOS電路PUP與PDN9 ffab fAB fab fa(bc)(d fa(bc)(d

BCBCDABCOUT=D+A?D

X=

RABBBCAA

DelayisdependentonthepatternofinputsLowtohighbothinputsgodelayis0.69Rp/2oneinputgoesdelayis0.69RpHightolowbothinputsgodelayis0.692Rn 32100

InputDataInputDataA=1,A=01,A=1,A=10, timeNMOS=0.5m/0.25mPMOS=0.75m/0.25m CL=100=

AA

AFFCBFCABAABFCLL tptpf tprtp FCCL

Rp,worsetprRn,worsetpf0.69(2Rn

下降時間ttft1t12.2Rn(Cn2CFET1

上升時間ttrt1t12.2Rp(Cp2CFET12.2(2Rp f(abcd)P2N

11B2BF11B2BF 2AB42C4D2A21B22FDOUT=D+A?(B+HereitisassumedthatRp=

ttr2.2pCout(2Rp)Cpttf2.2nCout(2Rn)Cn

VT<

F

F

FVSSresistive

depletionload

F

VSGpVDD pFET將輸出電平上拉到 )2p n要 ，就要npGVinVDDVoutDn 2p GS pn'150A/V2, pnp'WpLn'nWLWL4,W 6LWL8,W 2 L WnWn/Ln0.5μm/W/Lp=W/Lp=W/Lp=W/Lp=W/Lp=

Vin 準nMOS準nMOS邏輯設計優(yōu)先采用NOR門 ABCDABCD

初始：out初始：out1M2out0M1求值：PDN2out處于高阻態(tài)（M2亦截止outVDDM1out ABA

AApFET1.5μm0.25μm

Time

BA

A

,

EnEn0M1、M2f與VDD、GND三態(tài)電路高電平,高阻Z（Hi

須>時鐘周期→時鐘頻率f>fmin ioutinioutindV(t)ipdV(t) VV(t)V1 L輸出高電平時，假設V0V1,ioutIL0且與t無關,Cout與tIC t(V)t(V)hx1I(VV1xL輸出低電平時，假設V(0V1ioutILipin0且與t無關V(t)t I(t) (tdV(t)

We(VGSVT)/ D0L 若Cout50fF,V1－Vx1V體泄漏電流IL1nAth50sf1th亞閾區(qū)電流IL0.1Ath0.5sf1th

使Vout1求值：Mp截止，Mn導通，輸入經(jīng)nFET邏輯陣列運算得到輸出

CC fABfABACB

OutCLK(ABC)

有的

低至高延時為

ffab

逐漸衰減Vout保持高電平的時間應大于時鐘周期（thT）時鐘頻率f1p （Static（Level

時鐘上升沿后：Ma導通，Mb截

容放電電荷和充電電荷，

Ma Mb 最終：VoutVf

QCL Ca V fCL Ca fCL若VfVDDVTn，則VxVf,QCLf CLV fCVaLXMMB 情形：（情形：（AB

A AXX當C,為上述情形L 當C ,為上述情形L |,故要求CaCL 輸入（abc)ΔVout

CoutC1開始：VoutVDD,V10,V20Q

之中：Vout,V1,V2形成電流求值期

最終：VoutV1V2Vf,電流i

Vf

C

VDD

Q

yAB（A,B,C) 2.50.94

32103210In1Out20通過M4的柵源及柵漏電容耦合

Time, Mp的漏襯底結正偏Mp的漏襯底結正偏襯底漏電流3210CLK上升沿通過Mp的柵

Time,

In&

Clock

Time, Clock

預充電：CLK預充電：CLK0out1VDD,out2M2導通Out2;直至Out1VTnM2截止停止

11 10

11

Inputs= during

Canbe

10 VG0MKCx上的電荷WL很小MK不至于過多影響Cx上 Cx充電時，Vx較大MK導通提供附加充電電流Cx放電時，Vx較小MK不導通不提供附加電流 1010AABB

= f2Ff2F

O1O1O2OABCDEF

11

2

0 Out2

(ton p無串級問題：n01翻轉，p塊輸入只允許10速度較慢：如不增加額外的面積，p塊比n

A A

Ci

(totoother

toother 舉例 xx,則 xx,則dxdtdtx

d

f使輸出結果保持到輸入發(fā)生變化時為f

BAclkBAclk CPLa CPL: CPL:

靜態(tài)

準

動態(tài)

272272

fp0sp1

8個FET電

fp0s1s0p1s1

p2s1s0p3s1

n:mMUX：通過m位選擇字，將n個輸入中的一個選n mlog2

abba abbaa(bc)(ab)(ac)a(bc)(ab)(a

a0aaa

a1aaa狄摩根定律（Demorgan‘s

(ab)aaaba

(a