Verilog教程清華微電所課件

Verilog教程(1)2003年9月提綱Verilog概述Verilog程序的基本結(jié)構(gòu)Verilog上機環(huán)境及工具Verilog概述Verilog程序的基本結(jié)構(gòu)Verilog上機環(huán)境及工具Verilog在VLSI設(shè)計過程中的位置數(shù)字電路設(shè)計者用VerilogHDL來描述自己的設(shè)計思想，然后利用EDA工具進行仿真，綜合，最終用ASIC或FPGA實現(xiàn)其功能Verilog的歷史最初是于1983年由GatewayDesignAutomation公司(后被Cadence收購)為其模擬器產(chǎn)品開發(fā)的硬件建模語言1990年，Cadence公司成立OVI(OpenVerilogInternational)組織來負(fù)責(zé)推廣Verilog1995年，IEEE制定了VerilogHDL標(biāo)準(zhǔn)，即IEEEStd1364-1995Verilog與VHDL目前，設(shè)計者使用Verilog和VHDL的情況美國：Verilog:60%,VHDL:40%臺灣：Verilog:50%,VHDL:50%VerilogHDL與C語言雖然Verilog的某些語法與C語言接近，但存在本質(zhì)上的區(qū)別Verilog是一種硬件語言，最終是為了產(chǎn)生實際的硬件電路或?qū)τ布娐愤M行仿真C語言是一種軟件語言，是控制硬件來實現(xiàn)某些功能利用Verilog編程時，要時刻記得Verilog是硬件語言，要時刻將Verilog與硬件電路對應(yīng)起來SystemCandSystemVerilog:面向SOCVerilogHDL的設(shè)計流程 自頂向下(Top-Down)設(shè)計 一個系統(tǒng)由總設(shè)計師先進行系統(tǒng)描述(Spec)，將系統(tǒng)劃分為若干模塊，編寫模塊模型(一般為行為級)，仿真驗證后，再把這些模塊分配給下一層的設(shè)計師，由他們完成模塊的具體設(shè)計，而總設(shè)計師負(fù)責(zé)各模塊的接口定義VerilogHDL設(shè)計的入口和出口VerilogHDL設(shè)計的入口系統(tǒng)描述(Spec)VerilogHDL設(shè)計的出口功能正確且優(yōu)化的的Verilog描述文件仿真時序波形Verilog概述Verilog程序的基本結(jié)構(gòu)Verilog上機環(huán)境及工具參考書：復(fù)雜數(shù)字電路系統(tǒng)的VerilogHDL設(shè)計技技術(shù)作者：夏宇聞，北京航空航天大學(xué)出版社模塊（module）模塊是Verilog的基本描述單位，用于描述某個設(shè)計的功能或結(jié)構(gòu)及其與其它模塊通信的外部接口模塊中，可以采用下述方式描述一個設(shè)計：數(shù)據(jù)流方式行為方式結(jié)構(gòu)方式上述方式的混合時延編譯器將在仿真時將時延與物理時間相關(guān)聯(lián)時延根據(jù)時間單位定義`timescale1ns/100ps前者為時間單位，后者為時間精度assign#2Sum=A^B;數(shù)據(jù)流描述方式使用連續(xù)賦值語句assign[delay]LHS_net=RHS_expression;半加器的例子moduleHalfAdder(A,B,Sum,Carry);inputA,B;outputSum,Carry;assign#2Sum=A^B;assign#5Carry=A&B;endmodule行為描述方式使用過程語句描述：initial語句：只執(zhí)行一次always語句：循環(huán)重復(fù)執(zhí)行結(jié)構(gòu)化描述方式用Verilog直接描述邏輯圖可使用內(nèi)置門：not,and,or…開關(guān)級:nmos,cmos,tran…用戶自定義的結(jié)構(gòu)模塊實例:其它module單元設(shè)計模擬VerilogHDL不僅提供描述設(shè)計的能力，還提供對激勵、控制、存儲響應(yīng)和設(shè)計驗證的建模能力一般的系統(tǒng)設(shè)計包括系統(tǒng)描述設(shè)計模塊系統(tǒng)測試模塊設(shè)計模擬實例`timescale1ns/100ps`include"clu.v"moduletestclu;regClk,Rst,C,Zero;cluclutest(Clk,Rst,C,Zero)initialforkbeginClk=0;Rst=1;C=0;end標(biāo)識符與C語言類似可以是任意一組字母、數(shù)字、$和_的組合，但首字符必須為字母區(qū)分大小寫有一組保留字(關(guān)鍵詞)：always,initial等注釋兩種形式：/*…可以擴展為多行…*///在本行結(jié)束`timescale將時間單位與實際時間相關(guān)聯(lián) `timescale1ns/100ps前者為時間單位，后者為時間精度assign#3.56A=B;實際時延應(yīng)為3.5ns

Verilog概述Verilog程序的基本結(jié)構(gòu)Verilog上機環(huán)境及工具工作環(huán)境硬件：SunUltra1工作站操作系統(tǒng)：SunSolaris幾個常用Unix命令ls:列出當(dāng)前目錄下的內(nèi)容cd:進入其它目錄more:在屏幕上顯示文件rm:刪除文件編輯文件可用TextEditorCadence公司的Verilog編譯及仿真軟件編譯軟件Verilog-XL：對verilog源文件進行語法檢查和編譯命令行模式仿真軟件Signalscan:在帶有輸入激勵的verilogw源文件編譯后，看其波形，可方便的對程序進行調(diào)試窗口模式Verilog-XL啟動命令：verilog編譯過程中，可看到相關(guān)信息，確定文件是否編譯通過仿真結(jié)束，產(chǎn)生verilog.log文件Signalscan啟動命令：signalscan