FPGA的兩種處理器中斷模式-設(shè)計應(yīng)用_第1頁
FPGA的兩種處理器中斷模式-設(shè)計應(yīng)用_第2頁
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精品文檔-下載后可編輯FPGA的兩種處理器中斷模式-設(shè)計應(yīng)用所有的入門的屌絲都是知道處理器中斷模式是兩種是邊沿觸發(fā)和電平觸發(fā)。

邊沿觸發(fā)用的很少，一般還是以下降沿觸發(fā)為主。當(dāng)設(shè)備完成一個數(shù)據(jù)后，會輸出一個下降沿，觸發(fā)處理器。而電平觸發(fā)，是輸出一個電平，并且會保持這個電平，至到系統(tǒng)處理或者清除該中斷后才會輸出另外的電平。

在fpga經(jīng)常會遇到AXI總線或者AVALON總線，總線接口經(jīng)常是電平觸發(fā)。如果fpga一端是主控一端。需要設(shè)計中斷觸發(fā)狀態(tài)機(jī)以及清除中斷操作。

always@（clk）

begin

if（rst）

...

elseif(irq)

state=irq_state;

elsecase(state)

end

上述代碼，目測是沒有問題，但是問題就是irq是電平觸發(fā)，代碼會一直在if(irq)中，不會進(jìn)入case語句，這個會導(dǎo)致irq一直沒辦法清除，一直代碼死在if（irq）中。

解決上述辦法，一個是得到irq邊沿觸發(fā)，如果高電平有效，就是上升沿。如果是低電平，就是下降沿。

所以代碼就是

if（rst）

elseif（irq_rising)

...

elsecase(state)

這個狀態(tài)也會導(dǎo)致一個問題，就是如果進(jìn)入正常的狀態(tài)，轉(zhuǎn)移到這個狀態(tài)，會導(dǎo)致數(shù)據(jù)全部變亂。當(dāng)然，用輪詢狀態(tài)機(jī)會好點。也就是說在狀態(tài)機(jī)中使用輪詢irq是否高電平。

case（state）

idle：

normal_irq_sw：

begin

if（normal_req）

。。。

else

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