微機原理與應用第十章

微機原理與應用第十章第1頁，共78頁，2023年，2月20日，星期六本章內(nèi)容模擬量輸入輸出通道的組成D/A轉(zhuǎn)換器原理及連接使用方法A/D轉(zhuǎn)換器原理及連接使用方法第2頁，共78頁，2023年，2月20日，星期六模擬量I/O接口的作用：實際工業(yè)生產(chǎn)環(huán)境——連續(xù)變化的模擬量例如：電壓、電流、壓力、溫度、位移、流量計算機內(nèi)部——離散的數(shù)字量二進制數(shù)、十進制數(shù)工業(yè)生產(chǎn)過程的閉環(huán)控制

概述

模擬量D/A傳感器執(zhí)行元件A/D數(shù)字量數(shù)字量模擬量模擬量輸入(數(shù)據(jù)采集)模擬量輸出(過程控制)計算機第3頁，共78頁，2023年，2月20日，星期六模擬接口電路的任務模擬電路的任務0010110110101100工業(yè)生產(chǎn)過程傳感器放大濾波多路轉(zhuǎn)換&采樣保持A/D轉(zhuǎn)換放大驅(qū)動D/A轉(zhuǎn)換輸出接口微型計算機執(zhí)行機構輸入接口物理量變換信號處理信號變換I/O接口輸入通道輸出通道第4頁，共78頁，2023年，2月20日，星期六傳感器（Transducer）非電量→電壓、電流變送器（Transformer）轉(zhuǎn)換成標準的電信號信號處理（SignalProcessing）放大、整形、濾波多路轉(zhuǎn)換開關（Multiplexer）多選一采樣保持電路（SampleHolder，S/H）保證變換時信號恒定不變A/D變換器（A/DConverter）模擬量轉(zhuǎn)換為數(shù)字量第5頁，共78頁，2023年，2月20日，星期六D/A變換器（D/AConverter）數(shù)字量轉(zhuǎn)換為模擬量低通濾波平滑輸出波形放大驅(qū)動提供足夠的驅(qū)動電壓，電流第6頁，共78頁，2023年，2月20日，星期六D/A變換器的基本原理及技術指標D/A變換器的基本工作原理組成：模擬開關、電阻網(wǎng)絡、運算放大器兩種電阻網(wǎng)絡：權電阻網(wǎng)絡、R-2R梯形電阻網(wǎng)絡基本結構如圖：VrefRf

模擬開關電阻網(wǎng)絡VO數(shù)字量∑第7頁，共78頁，2023年，2月20日，星期六運放的放大倍數(shù)足夠大時，輸出電壓Vo與輸入電壓Vin的關系為：式中：Rf為反饋電阻

R

為輸入電阻VinRf

Vo∑R

第8頁，共78頁，2023年，2月20日，星期六若輸入端有n個支路,則輸出電壓VO與輸入電壓Vi的關系為：VinRf

VO∑R1式中：Ri為第i支路的輸入電阻Rn…第9頁，共78頁，2023年，2月20日，星期六令每個支路的輸入電阻為2iRf,并令Vin為一基準電壓Vref，則有如果每個支路由一個開關Si控制，Si=1表示Si合上，Si=0表示Si斷開，則上式變換為若Si=1,該項對VO有貢獻若Si=0,該項對VO無貢獻第10頁，共78頁，2023年，2月20日，星期六2R4R8R16R32R64R128R256RVrefRf

VOS1S2S3S4S5S6S7S8與上式相對應的電路如下(圖中n=8)：

圖中的電阻網(wǎng)絡就稱為權電阻網(wǎng)絡第11頁，共78頁，2023年，2月20日，星期六如果用8位二進制代碼來控制圖中的S1～S8(Di=1時Si閉合；Di=0時Si斷開)，那么根據(jù)二進制代碼的不同，輸出電壓VO也不同，這就構成了8位的D/A轉(zhuǎn)換器?？梢钥闯?，當代碼在0～FFH之間變化時，VO相應地在0～-(255/256)Vref之間變化。為控制電阻網(wǎng)絡各支路電阻值的精度，實際的D/A轉(zhuǎn)換器采用R-2R梯形電阻網(wǎng)絡(見下頁)，它只用兩種阻值的電阻(R和2R)。第12頁，共78頁，2023年，2月20日，星期六第13頁，共78頁，2023年，2月20日，星期六－

A＋電阻網(wǎng)絡S0S1SiSnRfU0UN基準電壓模擬開關a020a121ai2ian2nN位二進制數(shù)并行D/A轉(zhuǎn)換器原理第14頁，共78頁，2023年，2月20日，星期六分辨率線性度轉(zhuǎn)換精度建立時間溫度系數(shù)電源抑制比工作溫度范圍失調(diào)誤差（零點誤差）增益誤差（標度誤差）非線性誤差12N－1N運算放大器所需要的響應時間在滿刻度輸出的條件下，溫度每升高1℃，輸出變化的百分數(shù)滿量程電壓變化的百分數(shù)與電源電壓變化的百分數(shù)之比第15頁，共78頁，2023年，2月20日，星期六分辨率（Resolution）輸入的二進制數(shù)每±1個最低有效位(LSB)使輸出變化的程度。一般用輸入數(shù)字量的位數(shù)來表示:如8位、10位例：一個滿量程為5V的10位DAC，±1LSB的變化將使輸出變化

5/(210-1)=5/1023=0.004888V=4.888mV轉(zhuǎn)換精度（誤差）實際輸出值與理論值之間的最大偏差。一般用最小量化階⊿來度量，如±1/2

LSB

也可用滿量程的百分比來度量，如0.05%

FSRLSB:LeastSignificantBitFSR:FullScaleRange)第16頁，共78頁，2023年，2月20日，星期六轉(zhuǎn)換時間從開始轉(zhuǎn)換到與滿量程值相差±1/2LSB所對應的模擬量所需要的時間tV1/2LSBtCVFULL0第17頁，共78頁，2023年，2月20日，星期六DQ8位輸入寄存器DQ8位DAC寄存器DQ8位D/A轉(zhuǎn)換器131415164567D7D6...D0ILE19121817812119VREFIOUT2IOUT1Rf2010AGNDVCCDGND10.30832D/A轉(zhuǎn)換器“1”“0”“0”基準電源輸入線電流輸出線反饋信號輸入線模擬地數(shù)字地電源10.3.1DAC0832的結構第18頁，共78頁，2023年，2月20日，星期六D7～D0：輸入數(shù)據(jù)線ILE：輸入鎖存允許CS#：片選信號用于把數(shù)據(jù)寫入到輸入鎖存器WR1#：寫輸入鎖存器

WR2#：寫DAC寄存器XFER#：允許輸入鎖存器的數(shù)據(jù)傳送到DAC寄存器

上述二個信號用于啟動轉(zhuǎn)換VREF：參考電壓，-10V～+10V，一般為+5V或+10VIOUT1、IOUT2：D/A轉(zhuǎn)換差動電流輸出，接運放的輸入Rfb：內(nèi)部反饋電阻引腳，接運放輸出AGND、DGND：模擬地和數(shù)字地第19頁，共78頁，2023年，2月20日，星期六D/A轉(zhuǎn)換可分為兩個階段：CS#=0、WR1#=0、ILE=1，使輸入數(shù)據(jù)鎖存到輸入寄存器；WR2#=0、XFER#=0，數(shù)據(jù)傳送到DAC寄存器，并開始轉(zhuǎn)換。寫輸入寄存器寫DAC寄存器第20頁，共78頁，2023年，2月20日，星期六DQ8位輸入寄存器DQ8位DAC寄存器DQ8位D/A轉(zhuǎn)換器131415164567D7D6...D0ILE19121817812119VREFIOUT2IOUT1Rf2010AGNDVCCDGND10.3.2DAC0832工作方式1.單緩沖方式“1”“0”2.雙緩沖方式“0”“1”“0”3.直通方式5V第21頁，共78頁，2023年，2月20日，星期六單緩沖方式使輸入鎖存器或DAC寄存器二者之一處于直通。CPU只需一次寫入即開始轉(zhuǎn)換。控制比較簡單。見教材p352圖。雙緩沖方式（標準方式）轉(zhuǎn)換要有兩個步驟：將數(shù)據(jù)寫入輸入寄存器CS#=0、WR1#=0、ILE=1將輸入寄存器的內(nèi)容寫入DAC寄存器WR2#=0、XFER#=0優(yōu)點：數(shù)據(jù)接收與D/A轉(zhuǎn)換可異步進行；可實現(xiàn)多個DAC同步轉(zhuǎn)換輸出——分時寫入、同步轉(zhuǎn)換直通方式使內(nèi)部的兩個寄存器都處于直通狀態(tài)。模擬輸出始終跟隨輸入變化。不能直接與數(shù)據(jù)總線連接，需外加并行接口(如74LS373、8255等)。第22頁，共78頁，2023年，2月20日，星期六MOVDX，PORTA

；PORTA為D/A轉(zhuǎn)換器端口

MOVAL，0FFH；初值ROTATE：INCALOUTDX，AL；往D/A轉(zhuǎn)換器輸出數(shù)據(jù)

JMPROTATE……應用舉例：第23頁，共78頁，2023年，2月20日，星期六A10-A0譯碼器0832-10832-2port1port2port3第24頁，共78頁，2023年，2月20日，星期六本例中三個端口地址的用途：

port1選擇0832-1的輸入寄存器

port2選擇0832-2的輸入寄存器

port3選擇0832-1和0832-2的DAC寄存器MOVAL，data

;要轉(zhuǎn)換的數(shù)據(jù)送ALMOVDX，port1;0832-1的輸入寄存器地址送DXOUTDX，AL;數(shù)據(jù)送0832-1的輸入寄存器MOVDX，port2;0832-2輸入寄存器地址送DXOUTDX，AL;數(shù)據(jù)送0832-2的輸入寄存器MOVDX，port3;DAC寄存器端口地址送DXOUTDX，AL;數(shù)據(jù)送DAC寄存器，并啟動同步轉(zhuǎn)換HLT第25頁，共78頁，2023年，2月20日，星期六函數(shù)發(fā)生器只要往D/A轉(zhuǎn)換器寫入按規(guī)律變化的數(shù)據(jù)，即可在輸出端獲得正弦波、三角波、鋸齒波、方波、階梯波、梯形波等函數(shù)波形。直流電機的轉(zhuǎn)速控制用不同的數(shù)值產(chǎn)生不同的電壓，控制電機的轉(zhuǎn)速其他需要用電壓/電流來進行控制的場合

第26頁，共78頁，2023年，2月20日，星期六分辨率：是轉(zhuǎn)換器對微小輸入量變化的敏感程度，用轉(zhuǎn)換器輸出數(shù)字量的位數(shù)來表示例如：一個8位的A/D轉(zhuǎn)換器，其數(shù)字輸出量的變化范圍為0—255，如果輸入電壓滿刻度為5V，那么，轉(zhuǎn)換電路對輸入模擬電壓的分辨率為5V/255≈19.6mV2.精度：輸出的數(shù)字量所對應的模擬量的實際值與理論值之間的差值。AD+1DD-1△模擬量數(shù)字量最小有效位LSB1/2△±1/2LSB第27頁，共78頁，2023年，2月20日，星期六3.轉(zhuǎn)換時間

完成一次A/D轉(zhuǎn)換所需要的時間，稱為A/D轉(zhuǎn)換電路的轉(zhuǎn)換時間4.溫度系數(shù)和增益系數(shù)：這兩項指標都是表示A/D轉(zhuǎn)換器受環(huán)境溫度影響的程度的。5.對電源電壓變化的抑制比

用改變電源電壓使數(shù)據(jù)發(fā)生±1LSB變化時所對應的電源電壓變化范圍來表示第28頁，共78頁，2023年，2月20日，星期六用途將連續(xù)變化的模擬信號轉(zhuǎn)換為數(shù)字信號，以便于計算機進行處理。常用于數(shù)據(jù)采集系統(tǒng)或數(shù)字化聲音。A/D轉(zhuǎn)換的四個步驟采樣→保持→量化→編碼采樣/保持：由采樣保持電路（S/H）完成量化/編碼：由ADC電路完成（ADC：AD變換器）第29頁，共78頁，2023年，2月20日，星期六采樣將一個時間上連續(xù)變化的模擬量轉(zhuǎn)為時間上斷續(xù)變化的（離散的）模擬量?；颍喊岩粋€時間上連續(xù)變化的模擬量轉(zhuǎn)換為一個脈沖串，脈沖的幅度取決于輸入模擬量。保持將采樣得到的模擬量值保持下來，使之等于采樣控制脈沖存在的最后瞬間的采樣值。目的：A/D轉(zhuǎn)換期間保持采樣值恒定不變。對于慢速變化的信號，可省略采樣保持電路第30頁，共78頁，2023年，2月20日，星期六采樣通常采用等時間間隔采樣。采樣頻率fs不能低于2fimax（fimax為輸入信號Vin的最高次諧波分量的頻率）；fs的上限受計算機的速度、存儲容量、器件速度的限制。實際中一般取fs為fimax的4-5倍。第31頁，共78頁，2023年，2月20日，星期六采樣—保持—量化—編碼10.5.1采樣f(t)fs(t)采樣器s(t)

采樣控制信號Kf(t)s(t)fs(t)第32頁，共78頁，2023年，2月20日，星期六由MOS管采樣開關T、保持電容Ch和運放構成的跟隨器三部分組成。采樣控制信號S(t)=1時，T導通，Vin向Ch充電，Vc和Vout跟蹤Vin變化，即對Vin采樣。S(t)=0時，T截止，Vout將保持前一瞬間采樣的數(shù)值不變。＋－ChTVoutVin采樣控制S(t)第33頁，共78頁，2023年，2月20日，星期六VinS(t)Vout進行A/D轉(zhuǎn)換時所用的輸入電壓，就是對保持下來的采樣電壓（每次采樣結束時的輸入電壓）進行轉(zhuǎn)換。第34頁，共78頁，2023年，2月20日，星期六10.5.2保持采樣保持信號f(t)s(t)fs(t)第35頁，共78頁，2023年，2月20日，星期六10.5.3量化和編碼1000110100010001000110100010005q4q3q2qq0V4q3q2qq0只舍不入法5q4q3q2qq0V4q3q2qq0四舍五入法采樣保持信號第36頁，共78頁，2023年，2月20日，星期六量化就是用基本的量化電平的個數(shù)來表示采樣到模擬電壓值。即把時間上離散而數(shù)值上連續(xù)的模擬量以一定的準確度變換為時間上、數(shù)值上都離散的具有標準量化級的等效數(shù)字值。（量化電平的大小取決于A/D變換器的字長）只有當電壓值正好等于量化電平的整數(shù)倍時，量化后才是準確值，否則量化后的結果都只能是輸入模似量的近似值。這種由于量化而產(chǎn)生的誤差叫做量化誤差。量化誤差是由于量化電平的有限性造成的，所以它是原理性誤差，只能減小，而無法消除。為減小量化誤差，根本的辦法是減小量化電平（即增加字長）。編碼是把已經(jīng)量化的模擬數(shù)值(它一定是量化電平的整數(shù)倍)用二進制碼、BCD碼或其它碼來表示。第37頁，共78頁，2023年，2月20日，星期六根據(jù)A/D轉(zhuǎn)換原理和特點的不同，可把ADC分成兩大類：直接ADC和間接ADC。直接ADC是將模擬電壓直接轉(zhuǎn)換成數(shù)字量，常用的有：逐次逼近式ADC、計數(shù)式ADC、并行轉(zhuǎn)換式ADC等。

間接ADC是將模擬電壓先轉(zhuǎn)換成中間量，如脈沖周期T、脈沖頻率f、脈沖寬度τ等，再將中間量變成數(shù)字量。常見的有：單積分式ADC、雙積分式ADC，V/F轉(zhuǎn)換式ADC等。第38頁，共78頁，2023年，2月20日，星期六計數(shù)式ADC：最簡單，但轉(zhuǎn)換速度最慢。并行轉(zhuǎn)換式ADC：速度最快，但成本最高。逐次逼近式ADC：轉(zhuǎn)換速度和精度都比較高，且比較簡單，價格低，所以在微型機應用系統(tǒng)中最常用。雙積分式ADC：轉(zhuǎn)換精度高，抗干擾能力強，但轉(zhuǎn)換速度慢，一般應用在精度高而速度不高的場合，如測量儀表。V/F轉(zhuǎn)換式ADC：在轉(zhuǎn)換線性度、精度、抗干擾能力等方面有獨特的優(yōu)點，且接口簡單、占用計算機資源少，缺點也是轉(zhuǎn)換速度慢。在一些輸出信號動態(tài)范圍較大或傳輸距離較遠的低速過程的模擬輸入通道中應用較為廣泛。第39頁，共78頁，2023年，2月20日，星期六逐次逼近型A/D轉(zhuǎn)換器結構：由D/A轉(zhuǎn)換器、比較器和逐次逼近寄存器SAR組成。。Vi-+逐次逼近寄存器D/A轉(zhuǎn)換器Vc比較器數(shù)字量輸出控制電路模擬量輸入第40頁，共78頁，2023年，2月20日，星期六

類似天平稱重量時的嘗試法，逐步用砝碼的累積重量去逼近被稱物體。例如：用8個砝碼20g，21g，…，27g，可以稱出1～255g之間的物體?，F(xiàn)有一物體，用砝碼稱出其重量（假定重量為176g）。1）ADC從高到低逐次給SAR的每一位“置1”（即加上不同權重的砝碼），SAR相當于放法碼的稱盤；2）每次SAR中的數(shù)據(jù)經(jīng)D/A轉(zhuǎn)換為電壓VC

；3）VC與輸入電壓Vi比較，若VC≤Vi，保持當前位的‘1’，否則當前位‘置0’；4）從高到低逐次比較下去，直到SAR的每一位都嘗試完；5）SAR內(nèi)的數(shù)據(jù)就是與Vi相對應的2進制數(shù)。第41頁，共78頁，2023年，2月20日，星期六D/AAB輸出鎖存器移位寄存器控制邏輯時鐘VREFVIN（模擬輸入）D0D1…D7數(shù)據(jù)輸出V1比較器EOCSTART逐次逼近法A/D轉(zhuǎn)換器VIN（模擬輸入）V110000000VIN<V100VIN>V111VIN<V100D0D1…D7第42頁，共78頁，2023年，2月20日，星期六精度量化間隔(分辨率)=Vmax/電平數(shù)(即滿量程值)例：某8位ADC的滿量程電壓為5V，則其分辨率為

5V/255=19.6mV量化誤差:用數(shù)字（離散）量表示連續(xù)量時，由于數(shù)字量字長有限而無法精確地表示連續(xù)量所造成的誤差。(字長越長，精度越高)絕對量化誤差=量化間隔/2=(滿量程電壓/(2n-1))/2

相對量化誤差=1/2*1/量化電平數(shù)目*100%例：滿量程電壓=10V，A/D變換器位數(shù)=10位，則絕對量化誤差≈10/211=4.88mV

相對量化誤差≈1/211*100%=0.049%第43頁，共78頁，2023年，2月20日，星期六轉(zhuǎn)換時間轉(zhuǎn)換一次需要的時間。精度越高（字長越長），轉(zhuǎn)換速度越慢。輸入動態(tài)范圍允許轉(zhuǎn)換的電壓的范圍。如0～5V、-5V～+5V、0～10V等。第44頁，共78頁，2023年，2月20日，星期六ADC08098通道（8路）輸入8位字長逐位逼近型轉(zhuǎn)換時間100μs內(nèi)置三態(tài)輸出緩沖器（可直接接到數(shù)據(jù)總線上）外部引腳見教材p279第45頁，共78頁，2023年，2月20日，星期六D7～D0：輸出數(shù)據(jù)線（三態(tài)）IN0～IN7：8通道（路）模擬輸入ADDA、ADDB、ADDC：通道地址（通道選擇）ALE：通道地址鎖存START：啟動轉(zhuǎn)換EOC：轉(zhuǎn)換結束，可用于查詢或作為中斷申請OE：輸出允許（打開輸出三態(tài)門）CLK：時鐘輸入（10KHz～1.2MHz）VREF(+)、VREF(-)：基準參考電壓第46頁，共78頁，2023年，2月20日，星期六STARTEOCCLKOED7D0VREF(+)VREF(-)ADDCADDBADDAALEIN0IN7比較器8路模擬開關樹狀開關電阻網(wǎng)絡三態(tài)輸出鎖存器時序與控制地址鎖存及譯碼D/A8個模擬輸入通道8選1逐位逼近寄存器SAR第47頁，共78頁，2023年，2月20日，星期六8位模擬開關地址鎖存與譯碼控制與時序SAR樹狀開關256RT型電阻網(wǎng)絡三鎖態(tài)存輸緩出沖器8路模擬量輸入3位地址地址鎖存允許VCCGND+VREF-VREF

輸出允許OE8位數(shù)字量輸出轉(zhuǎn)換結束（中斷）啟動時鐘VIN比較器

VSTADC0809原理框圖ALE10.6.1ADC0809的結構EOC8路模擬量輸入8位模擬開關地址鎖存與譯碼256RT型電阻網(wǎng)絡樹狀開關SAR三鎖態(tài)存輸緩出沖器控制與時序第48頁，共78頁，2023年，2月20日，星期六①②③④⑤第49頁，共78頁，2023年，2月20日，星期六根據(jù)時序圖，ADC0809的工作過程如下：①把通道地址送到ADDA～ADDC上，選擇一個模擬輸入端；②在通道地址信號有效期間，ALE上的上升沿使該地址鎖存到內(nèi)部地址鎖存器；③START引腳上的下降沿啟動A/D變換；④變換開始后，EOC引腳呈現(xiàn)低電平，EOC重新變?yōu)楦唠娖綍r表示轉(zhuǎn)換結束；⑤OE信號打開輸出鎖存器的三態(tài)門送出結果。第50頁，共78頁，2023年，2月20日，星期六10.6.2ADC0809與系統(tǒng)總線的連接IN0IN1ADCCADCBADCAEOC

OESTARTALECLOCK譯碼器分頻模擬量輸入IN7VREF（+）VREF（－）ADC0809＋－接基準電壓數(shù)據(jù)總線接8259地址總線CLOCK假設ADC0809的端口地址為PORT，要把3通道的模擬量轉(zhuǎn)換成數(shù)字量送到AL寄存器中。程序如下：ST：MOVAL，03HOUTPORT，ALCALLDELAYINAL，PORT第51頁，共78頁，2023年，2月20日，星期六模擬輸入端INi單路輸入模擬信號可連接到任何一個輸入端；地址線可根據(jù)輸入固定連接；也可以由CPU給一個固定地址。多路輸入模擬信號按順序分別連接到輸入端；要轉(zhuǎn)換哪一路輸入，就將其編號送到地址線上(動態(tài)選擇)。單路輸入時ADDCADDBADDAIN4ADC0809輸入多路輸入時ADDCADDBADDAIN0IN1IN2IN3IN4ADC0809輸入0輸入1輸入2輸入3輸入4CPU指定通道號+5V第52頁，共78頁，2023年，2月20日，星期六地址線ADDA-ADDC多路輸入時，地址線不能固定連接到＋5V或地線，而是要通過一個接口芯片與數(shù)據(jù)總線連接。接口芯片可以選用：鎖存器74LS273，74LS373等（要占用一個I/O地址）可編程并行接口8255（要占用四個I/O地址）CPU用一條OUT指令把通道地址通過接口芯片送給ADC0809ADDCADDBADDAIN0IN1IN2IN3IN4ADC0809輸入DB74LS273Q2Q1Q0CP來自I/O譯碼D0-D7ADDCADDBADDAIN0IN1IN2IN3IN4ADC0809DB8255PB2PB1PB0CS#來自I/O譯碼D0-D7A1A0A1A0用鎖存器作為ADC0809的接口用8255作為ADC0809的接口第53頁，共78頁，2023年，2月20日，星期六數(shù)據(jù)輸出線D0-D7內(nèi)部已接有三態(tài)門，故可直接連到DB上也可另外通過一個外部三態(tài)門與DB相連上述兩種方法均需占用一個I/O地址D0-D7ADC0809DBOE來自I/O譯碼D0-D7ADC0809DBOE來自I/O譯碼直接與DB相連通過三態(tài)門與DB相連74LS244+5VDIDOE1#E2#第54頁，共78頁，2023年，2月20日，星期六地址鎖存信號ALE和啟動轉(zhuǎn)換信號START兩種連接方法：分別連接：用兩個信號分別進行控制——需占用兩個I/O端口或兩個I/O線(用8255時)；統(tǒng)一連接：用一個脈沖信號的上升沿進行地址鎖存，下降沿實現(xiàn)啟動轉(zhuǎn)換——只需占用一個I/O端口或一個I/O線(用8255時)。

ADC0809ALESTART獨立連接來自I/O譯碼1來自I/O譯碼2ADC0809ALESTART統(tǒng)一連接來自I/O譯碼第55頁，共78頁，2023年，2月20日，星期六10.7.1AD570的結構AD570的主要特性指標如下：分辨率8位轉(zhuǎn)換時間25μs轉(zhuǎn)換精度±2LSB輸入信號單極性或雙極性電源＋5V及－15V內(nèi)含基準電源AD570123456789181716151413121110（D2）D3D4D5D6D7D8D9D10（D1）DRDGNDBIPOFFAGNDAINV－B/CV＋第56頁，共78頁，2023年，2月20日，星期六程序查詢方式：啟動A/D后，程序不斷地查詢轉(zhuǎn)換結束信號，如果發(fā)現(xiàn)結束信號有效，則用輸入指令讀取轉(zhuǎn)換后的數(shù)據(jù)。2.中斷方式：把A/D的轉(zhuǎn)換結束信號作為中斷請求信號CPU等待方式利用CPU的READY引腳功能，設法在A/D轉(zhuǎn)換期間使REDAY處于低電平，使CPU處于等待，轉(zhuǎn)換結束時，使READY成為高電平，CPU讀取轉(zhuǎn)換后的數(shù)據(jù)。固定的延時方式執(zhí)行一個固定的延時程序后，CPU讀取轉(zhuǎn)換后的數(shù)據(jù)。第57頁，共78頁，2023年，2月20日，星期六8255A

AD570DB0DB1DB2DB3DB4DB5DB6DB7PA7PA6PA5PA4PA3PA2PA1PA0PC0PB0DRB/CBIPOFF模擬輸入數(shù)據(jù)總線控制線MOVAL，92HOUT控制端口，ALMOVAL，01；使B/C為“1”O(jiān)UTC口，ALMOVAL，00OUTC口，AL；啟動AD轉(zhuǎn)換INAL，B口；讀DR狀態(tài)RORAL，01直到為“0”JCWMOVAL，01OUTC口，AL；使B/C為“1”INAL，A口；讀轉(zhuǎn)換的數(shù)據(jù)…..READAD：W：8255初始化，A、B口輸入，C口輸出0AD570與系統(tǒng)總線的連接第58頁，共78頁，2023年，2月20日，星期六8255A

AD570DB0DB1DB2DB3DB4DB5DB6DB7PA7PA6PA5PA4PA3PA2PA1PA0PC0B/CDRBIPOFF模擬輸入數(shù)據(jù)總線控制線MOVAL，90HOUT控制端口，ALMOVAL，01；使B/C為“1”O(jiān)UTC口，ALMOVAL，00OUTC口，AL；啟動AD轉(zhuǎn)換INAL，A口；讀轉(zhuǎn)換的數(shù)據(jù)…..8255初始化，A口輸入，C口輸出AD570與系統(tǒng)總線的連接READY“0”“0”“1”“0”“1”第59頁，共78頁，2023年，2月20日，星期六附加:存儲器芯片與CPU的連接首先要解決的是地址分配問題，其次是片選問題，最后是數(shù)據(jù)線和控制線的連接。1、存儲器地址分配首先要確定中斷向量地址區(qū)間、系統(tǒng)復位啟動的地址區(qū)間和I/O端口地址。如8086/8088系統(tǒng)，中斷向量：00000H—003FFH，復位地址：FFFF0H，內(nèi)存地址范圍：00000H—FFFFFH，RAM占低端640K，ROM占高端256K。I/O端口單獨地址：0000H—FFFFH第60頁，共78頁，2023年，2月20日，星期六2、存儲器與CPU的連接低位地址通過地址鎖存器與地址線直接相連；高位地址通過地址譯碼后與存儲器的片選端相連；CPU的數(shù)據(jù)線與存儲器的8位數(shù)據(jù)線直接相連；控制線/OE、/WE與總線上的讀寫控制信號相連。第61頁，共78頁，2023年，2月20日，星期六3、存儲器的片選方法對CPU的高位地址線的譯碼方法：線選法、部分譯碼法、全譯碼法。

線選法——將高位地址線分別作為各個存儲器芯片的片選信號。特點：譯碼簡單；但出現(xiàn)地址不連續(xù)和多義性（重復定義）。

部分譯碼法——將高位地址線的一部分進行譯碼，作為各芯片的片選信號。特點：有地址重疊和地址不連續(xù)。

全譯碼法——除了直接與存儲器相連的地址線外，其余全部參與譯碼。特點：高位地址譯碼作片選信號，存儲器內(nèi)部對低位地址譯碼。第62頁，共78頁，2023年，2月20日，星期六全地址譯碼方式應用舉例將SRAM62128連接到8088的系統(tǒng)總線上，利用與非門作為譯碼器，將該芯片的16K個單元唯一地設置在內(nèi)存地址空間的FC000H到FFFFFH這16KB上第63頁，共78頁，2023年，2月20日，星期六部分地址譯碼方式應用舉例第64頁，共78頁，2023年，2月20日，星期六

由于A15沒有參與譯碼，故地址空間不唯一。A19A18A17A16A15A14A13A12A11-A01000x101000-FFF1001x001000-FFF1001x101000-FFF

因此譯碼器地址范圍：

85000H-85FFFH或8D000H-8DFFFH

91000H-91FFFH或99000H-99FFFH

95000H-95FFFH或9D000H-9DFFFH第65頁，共78頁，2023年，2月20日，星期六已知高位地址譯碼器如下圖所示，低位接在存儲器芯片上，指出三個輸出對應的地址范圍。第66頁，共78頁，2023年，2月20日，星期六第67頁，共78頁，2023年，2月20日，星期六A19A18A17A16A15A14A13A12-A01001001xx10