微機(jī)原理第三章課件

微機(jī)原理第三章課件第1頁，共41頁，2023年，2月20日，星期六半導(dǎo)體存儲器磁介質(zhì)存儲器（外存）光存儲器雙極型：存取速度快，但集成度低，功耗大、成本高，一般用于大型計(jì)算機(jī)或高速微機(jī)中；MOS型掩膜ROM一次性可編程PROM紫外線可擦除EPROM電可擦除E2PROM可編程只讀存儲器FLASH讀寫存儲器RAM只讀存儲器ROM（按讀寫功能分類)（內(nèi)存）（按器件原理分類）靜態(tài)SRAM動態(tài)DRAM：集成度高但存取速度較低，一般用于需要較大容量的場合。集成IRAM：將刷新電路集成在DRAM內(nèi)速度較快，集成度較低，功耗較高，一般用于對速度要求高、而容量不大的場合。(按存儲原理分類)按存儲介質(zhì)分類存儲器的分類及性能指標(biāo)第2頁，共41頁，2023年，2月20日，星期六性能指標(biāo)存儲器的職能就相當(dāng)于計(jì)算機(jī)中各部分的“信息交換中心”和“數(shù)據(jù)倉庫”。因此存儲器的“速度”和“容量”便成為計(jì)算機(jī)系統(tǒng)性能的兩項(xiàng)重要指標(biāo)，也是推動存儲器不斷發(fā)展的兩個(gè)主要因素。1、存儲容量存儲容量=單元數(shù)×數(shù)據(jù)位數(shù)即字?jǐn)?shù)×字長通常以KB（210B）、MB（220B）、GB（230B）、TB（240B）為單位。2、存取時(shí)間、存取周期存取時(shí)間：CPU訪問一次存儲器所需的時(shí)間存取周期：連續(xù)兩次訪問存儲器所需最小間隔時(shí)間3、可靠性4、功耗5、價(jià)格第3頁，共41頁，2023年，2月20日，星期六存儲器的存儲容量表示與計(jì)算方法存儲器的存儲容量等于：

單元數(shù)×每單元的位數(shù)=字?jǐn)?shù)×字長例如6264:8K×86116:2K×82164:64K×1第4頁，共41頁，2023年，2月20日，星期六3.2隨機(jī)讀寫存儲器（RAM）3.2.1靜態(tài)RAM3.2.2動態(tài)RAM第5頁，共41頁，2023年，2月20日，星期六3.2.1靜態(tài)RAM1．基本存儲電路單元（六管靜態(tài)存儲電路）圖3-4六管基本存儲電路單元第6頁，共41頁，2023年，2月20日，星期六基本存儲電路簡化圖SEDoDi它可存儲一位信息由若干個(gè)基本電路采用同一根選擇線，可以組成一個(gè)基本存儲單元Do2Di2Do1Di1SEDo0Di0Do7Di7每次可以存儲或讀出8位信息第7頁，共41頁，2023年，2月20日，星期六由若干個(gè)存儲單元可以組成一個(gè)芯片A0～Ak片內(nèi)譯碼電路存儲單元存儲單元存儲單元SE0SE1SEiD0～D7R/W由若干個(gè)芯片可擴(kuò)展內(nèi)存（存儲體）N—所需芯片個(gè)數(shù)為了減小體積，芯片內(nèi)部通常采用矩陣式結(jié)構(gòu)第8頁，共41頁，2023年，2月20日，星期六2．SRAM芯片實(shí)例典型的SRAM芯片有6116、6264、62256等。圖3-66116引腳第9頁，共41頁，2023年，2月20日，星期六二、SRAM的典型芯片存儲容量為8K×828個(gè)引腳：13根地址線A12～A08根數(shù)據(jù)線D7～D0片選CS1、CS2讀寫WE、OE+5VWECS2A8A9A11OEA10CS1D7D6D5D4D3NCA12A7A6A5A4A3A2A1A0D0D1D2GND123456789101112131428272625242322212019181716156264第10頁，共41頁，2023年，2月20日，星期六3.2.2動態(tài)RAM

1．動態(tài)RAM的存儲單元（單管動態(tài)存儲電路）圖3-8單管動態(tài)存儲電路第11頁，共41頁，2023年，2月20日，星期六NCDINWERASA0A2A1VDDNCCASDOUTA6A3A4A5VCC12345678161514131211109存儲容量為16K×116個(gè)引腳：7根地址線A6～A01根數(shù)據(jù)輸入線DIN1根數(shù)據(jù)輸出線DOUT行地址選通RAS列地址選通CAS讀寫控制WEDRAM芯片21162、DRAM的典型芯片第12頁，共41頁，2023年，2月20日，星期六典型DRAM芯片21162116A：16K×1采用行地址和列地址來確定一個(gè)單元；行列地址分時(shí)傳送，共用一組地址線；地址線的數(shù)量僅為同等容量SRAM芯片的一半。行地址10001000列地址第13頁，共41頁，2023年，2月20日，星期六主要引線RAS：行地址選通信號，用于鎖存行地址；CAS：列地址選通信號。地址總線上先送上行地址，后送上列地址，它們分別在RAS和CAS有效期間被鎖存在地址鎖存器中。

DIN：數(shù)據(jù)輸入DOUT：數(shù)據(jù)輸出WE=0數(shù)據(jù)寫入WE=1數(shù)據(jù)讀出WE：寫允許信號三種操作：數(shù)據(jù)讀出、數(shù)據(jù)寫入、刷新。

第14頁，共41頁，2023年，2月20日，星期六3.3只讀存儲器（ROM）3.3.1掩膜ROM3.3.2可編程只讀ROM3.3.3可擦除可編程的ROM（EPROM）3.3.4電可擦可編程ROM(EEROM)返回本章首頁第15頁，共41頁，2023年，2月20日，星期六3.3.1掩膜ROM1．MOSROM電路圖3-11單譯碼結(jié)構(gòu)電路

????VDD

字線0

字線1

字線2

字線3

位線3

位線2

位線1

位線0

D3D2D1D0A0

A1

字

線

地

址

譯

碼

器

?

????

??

??

?

?

?

?

?

?

?

?

?

??

?

掩膜ROM是靠MOS管是否跨接來決定0、1的，當(dāng)跨接時(shí)對應(yīng)位信息就是0，當(dāng)沒有跨接時(shí)對應(yīng)信息就是1。

第16頁，共41頁，2023年，2月20日，星期六3.3.2可編程只讀ROM

允許一次編程，此后不可更改D7D6D5D4D3D2D1D0Vcc地址選通1

PROM是靠存儲單元中的熔絲是否熔斷決定信息0、1的，當(dāng)熔絲燒斷時(shí)對應(yīng)位信息就是0，當(dāng)沒有燒斷時(shí)對應(yīng)信息就1。第17頁，共41頁，2023年，2月20日，星期六3.3.3可擦除可編程的ROM（EPROM）1．基本存儲電路圖3-13EPROM的結(jié)構(gòu)示意圖第18頁，共41頁，2023年，2月20日，星期六2．EPROM實(shí)例圖3-142716引腳返回本節(jié)第19頁，共41頁，2023年，2月20日，星期六

3.3.4電可擦可編程ROM(EEROM)

1．Intel2817的引腳第20頁，共41頁，2023年，2月20日，星期六這是本章的重點(diǎn)內(nèi)容SRAM、EPROM與CPU的連接譯碼方法同樣適合I/O端口3.4存儲器芯片與CPU連接存儲芯片的數(shù)據(jù)線存儲芯片的地址線存儲芯片的片選端存儲芯片的讀寫控制線第21頁，共41頁，2023年，2月20日，星期六存儲器系統(tǒng)的擴(kuò)展存儲芯片存儲模塊存儲體進(jìn)行位擴(kuò)展

以實(shí)現(xiàn)按字節(jié)編址的結(jié)構(gòu)進(jìn)行字?jǐn)U展

以滿足總?cè)萘康囊笪粩U(kuò)展：因每個(gè)字的位數(shù)不夠而擴(kuò)展數(shù)據(jù)輸出線的數(shù)目；字?jǐn)U展：因總的字?jǐn)?shù)不夠而擴(kuò)展地址輸入線的數(shù)目，所以也稱為地址擴(kuò)展；第22頁，共41頁，2023年，2月20日，星期六3.4.1CPU與存儲器的連接時(shí)應(yīng)注意的問題1．CPU總線的帶負(fù)載能力2．存儲器的組織、地址分配與片選問題3．CPU的時(shí)序與存儲器的存取速度之間的配合返回本節(jié)第23頁，共41頁，2023年，2月20日，星期六3.4.2存儲器片選信號的產(chǎn)生方式和譯碼電路1．片選信號的產(chǎn)生方式（1）線選方式（線選法）（2）局部譯碼選擇方式（部分譯碼法）（3）全局譯碼選擇方式（全譯碼法）第24頁，共41頁，2023年，2月20日，星期六2．存儲地址譯碼電路74LS138經(jīng)常用來作為存儲器的譯碼電路。

Y0G1Y1G2AY2G2BY3Y4CY5BY6AY7片選信號輸出譯碼允許信號地址信號（接到不同的存儲體上）74LS138邏輯圖：第25頁，共41頁，2023年，2月20日，星期六74LS138的真值表：（注意：輸出低電平有效）可以看出，當(dāng)譯碼允許信號有效時(shí)，Yi是輸入C、B、A的函數(shù)，即Y=f(C,B,A)11111111XXX其他值0111111111110010111111110100110111111011001110111110010011110111011100111110110101001111110100110011111110000100Y7Y6Y5Y4Y3Y2Y1Y0CBAG1G2AG2B第26頁，共41頁，2023年，2月20日，星期六3.4.3CPU（8086系列）與存儲器的連接

RAM與CPU的連接方法：（1）計(jì)算出所需的芯片數(shù)。（2）構(gòu)成數(shù)據(jù)總線所需的位數(shù)和系統(tǒng)所需的容量。（3）計(jì)算每片芯片的地址范圍。（4）控制線，數(shù)據(jù)線，地址線對應(yīng)相連。第27頁，共41頁，2023年，2月20日，星期六位擴(kuò)展——擴(kuò)展每個(gè)存儲單元的位數(shù)字?jǐn)U展——擴(kuò)展存儲單元的個(gè)數(shù)字位擴(kuò)展——二者的綜合用多片存儲芯片構(gòu)成一個(gè)需要的內(nèi)存空間，它們在整個(gè)內(nèi)存中占據(jù)不同的地址范圍，任一時(shí)刻僅有一片（或一組）被選中。第28頁，共41頁，2023年，2月20日，星期六位擴(kuò)展存儲器的存儲容量等于：

單元數(shù)×每單元的位數(shù)當(dāng)構(gòu)成內(nèi)存的存儲器芯片的字長小于內(nèi)存單元的字長時(shí)，就要進(jìn)行位擴(kuò)展，使每個(gè)單元的字長滿足要求。字節(jié)數(shù)字長第29頁，共41頁，2023年，2月20日，星期六位擴(kuò)展例用8片2164A芯片構(gòu)成64KB存儲器。2164A:64K×1，需8片構(gòu)成64K×8（64KB）LS138A8~A192164A2164A2164ADBABD0D1D7A0~A7…譯碼輸出讀寫信號A0~A19D0~D7A0~A7A0~A7第30頁，共41頁，2023年，2月20日，星期六圖4-17用1024×1位的芯片組成1KBRAM的方框圖第31頁，共41頁，2023年，2月20日，星期六位擴(kuò)展方法（總結(jié)）：

將每片的地址線、控制線并聯(lián)，數(shù)據(jù)線分別引出。位擴(kuò)展特點(diǎn)：存儲器的單元數(shù)不變，位數(shù)增加。第32頁，共41頁，2023年，2月20日，星期六字?jǐn)U展地址空間的擴(kuò)展。芯片每個(gè)單元中的字長滿足，但單元數(shù)不滿足。擴(kuò)展原則：每個(gè)芯片的地址線、數(shù)據(jù)線、控制線并聯(lián)，僅片選端分別引出，以實(shí)現(xiàn)每個(gè)芯片占據(jù)不同的地址范圍。第33頁，共41頁，2023年，2月20日，星期六字?jǐn)U展例用兩片8K×8位的SRAM芯片6264構(gòu)成容量為16KB的存儲器,要求地址從80000H開始。計(jì)算需要幾片芯片，每片的地址范圍，做出連接圖。第34頁，共41頁，2023年，2月20日，星期六D8~D15A13A1RDWR“1”D0~D7WEOEA12A0CS26264CS1≥1D0~D7A13A1RDWR“1”D0~D7WEOEA12A0CS26264CS1≥1A18A17A15A16IO/MA19GG2AG2BCABA14Y0Y1≥174LS138AoBHE第35頁，共41頁，2023年，2月20日，星期六字位擴(kuò)展根據(jù)內(nèi)存容量及芯片容量確定所需存儲芯片數(shù)；進(jìn)行位擴(kuò)展以滿足字長要求；進(jìn)行字?jǐn)U展以滿足容量要求。若已有存儲芯片的容量為L×K，要構(gòu)成容量為M×N的存儲器，需要的芯片數(shù)為：（M/L）×（N/K）第36頁，共41頁，2023年，2月20日，星期六字位擴(kuò)展例用16K×1位的芯片組成64KB的存儲