組合邏輯模塊及其應(yīng)用

組合邏輯模塊及其應(yīng)用第1頁，共48頁，2023年，2月20日，星期六

4.1編碼器一.編碼器的基本概念及工作原理

編碼——將某一特定的邏輯信號變換為二進(jìn)制代碼。能夠?qū)崿F(xiàn)編碼功能的邏輯部件稱為編碼器。第2頁，共48頁，2023年，2月20日，星期六例：設(shè)計(jì)一個(gè)鍵控8421BCD碼編碼器。第3頁，共48頁，2023年，2月20日，星期六（2）由真值表寫出各輸出的邏輯表達(dá)式為：解：（1）列出真值表：輸入輸出S9S8S7S6S5S4S3S2S1S0ABCD11111111100000111111110100011111111011111111011111111011111111011111111011111111011111111011111111011111111100100011010001010110011110001001第4頁，共48頁，2023年，2月20日，星期六重新整理得：（3）由表達(dá)式畫出邏輯圖：01100EWB舉例-編碼器第5頁，共48頁，2023年，2月20日，星期六（4）增加控制使能標(biāo)志GS

：輸入輸出S9S8S7S6S5S4S3S2S1S0

ABCDGS

111111111111111111101111111101111111101111111101111111101111111101111111101111111101111111101111111101111111110000000001000110010100111010010101101101011111000110011第6頁，共48頁，2023年，2月20日，星期六二.二進(jìn)制編碼器

3位二進(jìn)制編碼器:8個(gè)輸入端，3個(gè)輸出端，常稱為8線—3線編碼器。輸出輸入0000010100111001011101111000000001000000001000000001000000001000000001000000001000000001A2A1A0I0I1I2I3I4I5I6I7

3位二進(jìn)制編碼器真值表第7頁，共48頁，2023年，2月20日，星期六

由真值表寫出各輸出的邏輯表達(dá)式為：

用門電路實(shí)現(xiàn)邏輯電路：第8頁，共48頁，2023年，2月20日，星期六三．優(yōu)先編碼器——允許同時(shí)輸入兩個(gè)以上信號，并按優(yōu)先級輸出。

集成優(yōu)先編碼器舉例——74148（8線-3線）注意：該電路為反碼輸出。EI為使能輸入端(低電平有效)，EO為使能輸出端(高電平有效)，GS為優(yōu)先編碼工作標(biāo)志(低電平有效)。輸入輸出EI

I0I1I2I3I4I5I6I7A2A1A0GSEO1××××××××0111111110×××××××00××××××010×××××0110××××01110×××011110××0111110×011111100111111100011111100000100101010010110110001101011100111101第9頁，共48頁，2023年，2月20日，星期六第10頁，共48頁，2023年，2月20日，星期六

四．編碼器的應(yīng)用1．編碼器的擴(kuò)展用兩片74148優(yōu)先編碼器串行擴(kuò)展實(shí)現(xiàn)的16線—4線優(yōu)先編碼器第11頁，共48頁，2023年，2月20日，星期六2．組成8421BCD編碼器第12頁，共48頁，2023年，2月20日，星期六4.2譯碼器一．譯碼器的基本概念及工作原理譯碼器——將輸入代碼轉(zhuǎn)換成特定的輸出信號例：2線—4線譯碼器輸出輸入11110111101111011110××000001010011Y0Y1Y2Y3EI

A

B2線—4線譯碼器真值表第13頁，共48頁，2023年，2月20日，星期六寫出各輸出函數(shù)表達(dá)式：

畫出邏輯電路圖：EWB舉例-譯碼器第14頁，共48頁，2023年，2月20日，星期六二、集成譯碼器1.二進(jìn)制譯碼器74138——3線—8線譯碼器輸入輸出G1G2AG2BA2A1A0Y0Y1Y2Y3Y4Y5Y6Y7×1×××10××100100100100100100100100×××××××××0000010100111001011101111111111111111111111111110111111110111111110111111110111111110111111110111111110111111110第15頁，共48頁，2023年，2月20日，星期六第16頁，共48頁，2023年，2月20日，星期六2.8421BCD譯碼器7442第17頁，共48頁，2023年，2月20日，星期六輸出輸入01111111111011111111110111111111101111111111011111111110111111111101111111111011111111110111111111101111111111111111111111111111111111111111111111111111111111110000000100100011010001010110011110001001101010111100110111101111Y0Y1Y2Y3Y4Y5Y6Y7Y8Y9A3A2A1A04線-10線譯碼器7442真值表第18頁，共48頁，2023年，2月20日，星期六三、譯碼器的應(yīng)用1．譯碼器的擴(kuò)展用兩片74138擴(kuò)展為4線—16線譯碼器第19頁，共48頁，2023年，2月20日，星期六2．實(shí)現(xiàn)組合邏輯電路例4.2.1

試用譯碼器和門電路實(shí)現(xiàn)邏輯函數(shù)：解：將邏輯函數(shù)轉(zhuǎn)換成最小項(xiàng)表達(dá)式，再轉(zhuǎn)換成與非—與非形式。=m3+m5+m6+m7用一片74138加一個(gè)與非門就可實(shí)現(xiàn)該邏輯函數(shù)。EWB舉例-譯碼器組成函數(shù)發(fā)生器第20頁，共48頁，2023年，2月20日，星期六

例4.2.2

已知某組合邏輯電路的真值表，試用譯碼器和門電路設(shè)計(jì)該邏輯電路。解：寫出各輸出的最小項(xiàng)表達(dá)式，再轉(zhuǎn)換成與非—與非形式:輸出輸入001100101010101010011100000001010011100101110111L

FGA

BC真值表第21頁，共48頁，2023年，2月20日，星期六

用一片74138加三個(gè)與非門就可實(shí)現(xiàn)該組合邏輯電路。可見，用譯碼器實(shí)現(xiàn)多輸出邏輯函數(shù)時(shí)，優(yōu)點(diǎn)更明顯。

與非—與非形式:第22頁，共48頁，2023年，2月20日，星期六3．構(gòu)成數(shù)據(jù)分配器

數(shù)據(jù)分配器——將一路輸入數(shù)據(jù)根據(jù)地址選擇碼分配給多路數(shù)據(jù)輸出中的某一路輸出。第23頁，共48頁，2023年，2月20日，星期六用譯碼器設(shè)計(jì)一個(gè)“1線-8線”數(shù)據(jù)分配器輸出地址選擇信號D=D0D=D1D=D2D=D3D=D4D=D5D=D6D=D7000001010011100101110111A2A1A0數(shù)據(jù)分配器功能表第24頁，共48頁，2023年，2月20日，星期六四、數(shù)字顯示譯碼器

數(shù)字顯示器分類：

按顯示方式分，有字型重疊式、點(diǎn)陣式、分段式等。

按發(fā)光物質(zhì)分，有發(fā)光二極管(LED)式、熒光式、液晶顯示等。

1．七段式LED顯示器第25頁，共48頁，2023年，2月20日，星期六

LED顯示器有兩種結(jié)構(gòu)：

2．七段顯示譯碼器74487448是一種與共陰極數(shù)字顯示器配合使用的集成譯碼器。共陽極：共陰極：第26頁，共48頁，2023年，2月20日，星期六1111110011000011011011111001011001110110110011111111000011111111110011000110100110010100011100101000011110000000000000000000001111111abcdefg輸出1111111111111111001

BI/RBO輸入/輸出0123456789101112131415滅燈滅零試燈功能（輸入）111×1×1×1×1×1×1×1×1×1×1×1×1×1×1×××100×LTRBI顯示字形輸入0000000100100011010001010110011110001001101010111100110111101111××××0000××××A3A2A1A0

七段顯示譯碼器7448的功能表第27頁，共48頁，2023年，2月20日，星期六7448的邏輯功能：（1）正常譯碼顯示。LT=1，BI/RBO=1時(shí)，對輸入為十進(jìn)制數(shù)l～15的二進(jìn)制碼（0001～1111）進(jìn)行譯碼，產(chǎn)生對應(yīng)的七段顯示碼。（2）滅零。當(dāng)LT=1，而輸入為0的二進(jìn)制碼0000時(shí)，只有當(dāng)RBI=1時(shí)，才產(chǎn)生0的七段顯示碼,如果此時(shí)輸入RBI=0

，則譯碼器的a～g輸出全0，使顯示器全滅；所以RBI稱為滅零輸入端。（3）試燈。當(dāng)LT=0時(shí)，無論輸入怎樣，a～g輸出全1，數(shù)碼管七段全亮。由此可以檢測顯示器七個(gè)發(fā)光段的好壞。LT稱為試燈輸入端。（4）特殊控制端BI/RBO。BI/RBO可以作輸入端，也可以作輸出端。

作輸入使用時(shí)，如果BI=0時(shí)，不管其他輸入端為何值，a～g均輸出0，顯示器全滅。因此BI稱為滅燈輸入端。

作輸出端使用時(shí)，受控于RBI。當(dāng)RBI=0，輸入為0的二進(jìn)制碼0000時(shí)，RBO=0，用以指示該片正處于滅零狀態(tài)。所以，RBO

又稱為滅零輸出端。第28頁，共48頁，2023年，2月20日，星期六

將BI/RBO和RBI配合使用，可以實(shí)現(xiàn)多位數(shù)顯示時(shí)的“無效0消隱”功能。第29頁，共48頁，2023年，2月20日，星期六

4.3數(shù)據(jù)選擇器一、數(shù)據(jù)選擇器的基本概念及工作原理

數(shù)據(jù)選擇器——根據(jù)地址選擇碼從多路輸入數(shù)據(jù)中選擇一路，送到輸出。第30頁，共48頁，2023年，2月20日，星期六例：四選一數(shù)據(jù)選擇器根據(jù)功能表，可寫出輸出邏輯表達(dá)式：0××××××101×××0×××10001×0×××1××1001××0×××1×010G11A1A0輸出輸入010×××1×××YD3D2D1D0

四選一數(shù)據(jù)選擇器的真值表第31頁，共48頁，2023年，2月20日，星期六由邏輯表達(dá)式畫出邏輯圖：第32頁，共48頁，2023年，2月20日，星期六二、集成數(shù)據(jù)選擇器集成數(shù)據(jù)選擇器74151（8選1數(shù)據(jù)選擇器）第33頁，共48頁，2023年，2月20日，星期六YY地址選擇使能輸出輸入100000000G01D0D0D1D1D2D2D3D3D4D4D5D5D6D6D7D7×××000001010011100101110111A2A1A0集成數(shù)據(jù)選擇器74151的真值表第34頁，共48頁，2023年，2月20日，星期六三、數(shù)據(jù)選擇器的應(yīng)用1．?dāng)?shù)據(jù)選擇器的通道擴(kuò)展用兩片74151組成“16選1”數(shù)據(jù)選擇器第35頁，共48頁，2023年，2月20日，星期六2．實(shí)現(xiàn)組合邏輯函數(shù)（1）當(dāng)邏輯函數(shù)的變量個(gè)數(shù)和數(shù)據(jù)選擇器的地址輸入變量個(gè)數(shù)相同時(shí)，可直接用數(shù)據(jù)選擇器來實(shí)現(xiàn)邏輯函數(shù)。

例4.3.1

用8選1數(shù)據(jù)選擇器74151實(shí)現(xiàn)邏輯函數(shù)：解：將邏輯函數(shù)轉(zhuǎn)換成最小項(xiàng)表達(dá)式：

=m3+m5+m6+m7

畫出連線圖。第36頁，共48頁，2023年，2月20日，星期六（2）當(dāng)邏輯函數(shù)的變量個(gè)數(shù)大于數(shù)據(jù)選擇器的地址輸入變量個(gè)數(shù)時(shí)。

例4.3.2

試用4選1數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù)：解：將A、B接到地址輸入端，C加到適當(dāng)?shù)臄?shù)據(jù)輸入端。作出邏輯函數(shù)L的真值表，根據(jù)真值表畫出連線圖。00011011000001010011100101110111LA

BC真值表第37頁，共48頁，2023年，2月20日，星期六4.4數(shù)值比較器一、數(shù)值比較器的基本概念及工作原理

數(shù)值比較器——比較兩個(gè)位數(shù)相同的二進(jìn)制數(shù)的大小由真值表寫出邏輯表達(dá)式：由表達(dá)式畫出邏輯圖。輸入輸出ABFA＞BFA＜BFA=B000110110010101000011．1位數(shù)值比較器

列出真值表第38頁，共48頁，2023年，2月20日，星期六2．考慮低位比較結(jié)果的多位比較器例：2位數(shù)值比較器A1＞

B1A1＜

B1A1＝

B1A1＝

B1A1＝

B1A1＝

B1A1＝

B1A1B1數(shù)值輸入××××A0＞

B0A0＜

B0A0＝

B0A0＝

B0A0＝

B0A0B0輸出級聯(lián)輸入100010100010100010001××××××××××××1