SOPC 技術(shù)在直序擴(kuò)頻收發(fā)機(jī)模塊中頻的應(yīng)用-設(shè)計應(yīng)用

精品文檔-下載后可編輯SOPC技術(shù)在直序擴(kuò)頻收發(fā)機(jī)模塊中頻的應(yīng)用-設(shè)計應(yīng)用摘要：介紹了基于NIOSII軟核處理器的SOPC技術(shù),分析了傳統(tǒng)方法和基于SOPC技術(shù)的方法實(shí)現(xiàn)擴(kuò)頻收發(fā)機(jī)的優(yōu)劣,詳細(xì)說明了嵌有NIOSII的SOPC技術(shù)的方案設(shè)計。該設(shè)計增強(qiáng)了系統(tǒng)功能,改善了系統(tǒng)的靈活性,并提高了其適應(yīng)不同應(yīng)用需求的伸縮性。

1前言

嵌入式系統(tǒng)發(fā)展朝著小體積、低功耗、高性能的趨勢發(fā)展。MCU、DSP和FPGA三種處理器在現(xiàn)代嵌入式系統(tǒng)中扮演的角色呈現(xiàn)三分天下的局面。為了結(jié)合MCU、DSP和FPGA各自的優(yōu)點(diǎn)，上個世紀(jì)90年代末期到本世紀(jì)初,各個可編程邏輯器件廠商開始提出自己的SOPC(Systemonaprogrammablechip)片上可編程系統(tǒng)的軟件和硬件一體化解決方案,并提供從低端的消費(fèi)電子到高端的網(wǎng)絡(luò)通信等市場產(chǎn)品。SOPC概念的提出給今后嵌入式的發(fā)展提供了很好的方向。

Altera公司推出的NIOSII嵌入式處理器是目前世界上的軟核嵌入式處理器。把NIOSII嵌入到FPGA中，用戶可以獲得200DMIPS的性能，并可以從60多個Altera提供的IP核中選擇所需要的，以此來創(chuàng)建一個適合的嵌入式系統(tǒng)。

目前擴(kuò)頻收發(fā)機(jī)處理模塊的實(shí)現(xiàn)方式主要有兩種，一種是專用芯片，如STEL2000A直接序列擴(kuò)頻系統(tǒng)專用芯片。另一種是以DSP芯片為，搭配外圍FPGA來實(shí)現(xiàn)擴(kuò)頻信號的處理。采用專用芯片可以降低系統(tǒng)的開發(fā)難度，但是缺乏靈活性，不能滿足特殊場合的應(yīng)用。隨著數(shù)字信號處理器和可編程器件的功能不斷增強(qiáng)，DSP+FPGA這一模式得到越來越廣泛的應(yīng)用。DSP+FPGA芯片的高速運(yùn)算性能使得部分硬件功能軟件化，極大地增強(qiáng)了系統(tǒng)的靈活性。另一方面，可編程邏輯器件廠商通過在FPGA芯片中嵌入硬核或軟核嵌入式處理器，極大地增強(qiáng)了芯片的功能，改變了以往只是將FPGA作為外圍芯片這一模式。我們用嵌入式處理器替代專用DSP處理器和通用控制器，再配以眾多的IP核資源，就可以在單片F(xiàn)PGA上構(gòu)建一個可編程片上系統(tǒng),即SOPC(SystemOnProgrammableChip)。本文將用NIOSII的SOPC解決方案實(shí)現(xiàn)一個擴(kuò)頻收發(fā)機(jī)中頻模塊。

2設(shè)計思想

本文應(yīng)用背景為直擴(kuò)抗干擾擴(kuò)頻電臺的研制項目。在發(fā)射端將信號擴(kuò)頻調(diào)制后發(fā)送出去，在接收端將信號解擴(kuò)解調(diào)后顯示并存儲。即實(shí)現(xiàn)信息的無線擴(kuò)頻傳輸。項目要求的電臺具有功耗低，體積小，外圍接口豐富靈活，擴(kuò)頻碼碼長可變，能適用于多種需求方式下，并具有可升級功能等特點(diǎn)。

根據(jù)分析，使用專用芯片顯然不能滿足方案的特殊要求。另外，使用FPGA+DSP的傳統(tǒng)方案，由于DSP相對固定的外界接口，無法向外界提供豐富且靈活的接口，限制了它在某特殊場合的應(yīng)用，而且方案的成本高，體積大。特別是對于系統(tǒng)的升級或者系統(tǒng)要求有所改變時候，該方案顯得十分困難。而本文提出的基于NIOSII的SOPC解決方案則完全可以勝任項目的需求。

3系統(tǒng)介紹

3.1系統(tǒng)結(jié)構(gòu)介紹

本設(shè)計選用FPGA其中嵌入NIOSII的方式實(shí)現(xiàn)擴(kuò)頻收發(fā)機(jī)。擴(kuò)頻收發(fā)機(jī)系統(tǒng)FPGA整體框圖如下：

FPGA選用Altera公司的EP1C20Q240C8,嵌入處理器選用NIOSII標(biāo)準(zhǔn)型，可以達(dá)到200DMIPS的性能。8M的SRAM緩存上位機(jī)與FPGA的交換數(shù)據(jù)，32M的FLASH用于存儲NIOSII的軟件代碼和要保存的數(shù)據(jù)。EPCS4是ALTERA專用的存儲器，存儲FPGA的配置文件。上位機(jī)可通過UART和以太口向設(shè)備傳輸數(shù)據(jù)，而JTAGUART則可以使FPGA在線編程，不斷更新硬件，提供方便實(shí)用的升級方案。LCD和鍵盤構(gòu)成人機(jī)界面。接收發(fā)送模塊用于完成擴(kuò)頻解擴(kuò)的算法，另外系統(tǒng)還包括必要的I/O以及指示燈。

3.2系統(tǒng)設(shè)計分析

本系統(tǒng)使用這樣的方案，是根據(jù)NIOSII的特點(diǎn)決定的。首先，NIOSII具有可裁減，可搭建的特點(diǎn)，可以向片外提供多種且多個接口，提供的種類完全由設(shè)計者決定。因此本方案提供了串口，以太口，LCD接口，鍵盤接口，存儲器接口等。如果在其它環(huán)境應(yīng)用需要別的接口，只需要再向NIOSII添加即可，不用改換處理器芯片，大大增加系統(tǒng)靈活性。其次，在單片F(xiàn)PGA上進(jìn)行開發(fā)，避免多個芯片（如DSP）協(xié)同開發(fā)的麻煩，降低了開發(fā)難度，同時降低了調(diào)試難度。特別是FPGA所自帶的JTAGUART口可以實(shí)現(xiàn)用戶的硬件升級，大大增加產(chǎn)品的生命周期。

3.3主要模塊介紹

收發(fā)通道：將計算機(jī)上的文件通過標(biāo)準(zhǔn)串口存儲到SRAM，根據(jù)人機(jī)界面的指示NIOSII將SRAM的數(shù)據(jù)讀出，并在NIOSII的控制下進(jìn)入發(fā)送通道。在發(fā)送通道中，首先將數(shù)據(jù)進(jìn)行必要的組幀，擴(kuò)頻（擴(kuò)頻碼由人機(jī)界面設(shè)定的偽碼提供），通過成型濾波器消去碼間串?dāng)_，進(jìn)行BPSK調(diào)制發(fā)送到射頻模塊?？驁D如下：

接收通道：數(shù)字信號進(jìn)入接收通道。在接收通道中，首先進(jìn)行數(shù)字下變頻，然后通過匹配濾波器（根據(jù)人機(jī)界面設(shè)定的擴(kuò)頻碼選擇相應(yīng)的匹配濾波長度），經(jīng)過載波跟蹤環(huán)路和碼跟蹤環(huán)路（在NIOSII上編程完成）解調(diào)解擴(kuò)數(shù)據(jù)，按照設(shè)定輸出給電腦或者存入flash。

人機(jī)界面：

由系統(tǒng)提供的鍵盤和液晶顯示器可以根據(jù)用戶的要求配置系統(tǒng)，并將設(shè)置結(jié)果和必要的系統(tǒng)信息反映給用戶。配置的內(nèi)容包括：

是否將數(shù)據(jù)保存到flash。

設(shè)置并提供擴(kuò)頻碼，同時在接收端根據(jù)設(shè)置進(jìn)行可變長度的匹配濾波。

調(diào)整載波跟蹤環(huán)中環(huán)路參數(shù)，以不同的策略進(jìn)行跟蹤。

液晶顯示器可以根據(jù)以上配置提供的信息來顯示給用戶。

3.4軟件實(shí)現(xiàn)部分：

載波跟蹤環(huán)和碼跟蹤環(huán)由于控制比較復(fù)雜，運(yùn)算比較多而實(shí)時性要求不高所以采用NIOSII上軟件來實(shí)現(xiàn)。流程如下：

載波的環(huán)路濾波器輸入是上級的頻差信號，同時根據(jù)NIOSII的輸入來調(diào)整環(huán)路參數(shù)，采用不同的跟蹤策略。輸出頻率控制字給NCO。下圖說明頻差的變化以及數(shù)字下變頻前后信號的變化。

上圖是在modelsim5.7上的布線后仿真圖，個信號是頻差，第二個信號是未下變頻的信號，第三個信號是下變頻以后的信號。由圖可見頻差在不斷縮小變成零，下變頻信號頻率消失，同步成為一條直線。

4結(jié)束語：

本方案采用SOPC的概念實(shí)現(xiàn)擴(kuò)頻收發(fā)機(jī)，較之傳統(tǒng)的FPGA+DSP方案，新的嵌入式方案降低了硬件復(fù)雜度，增強(qiáng)了系統(tǒng)的靈活性，降低了開發(fā)成本和