中央處理單元

中央處理單元第1頁，共116頁，2023年，2月20日，星期日8.1.1CPU的功能取出指令并執(zhí)行指令的部件------CPU數(shù)據(jù)加工----ALU.算術(shù)/邏輯運算；指令控制：指令執(zhí)行的順序控制;操作控制:產(chǎn)生各種操作信號;時間控制:控制操作信號的發(fā)生時間;第2頁，共116頁，2023年，2月20日，星期日CPU具有如下四方面的基本功能：★指令控制

程序的順序控制稱為指令控制。用于控制指令嚴格地按程序規(guī)定的順序，逐條取出并加以執(zhí)行。★操作控制

一條指令的功能往往是由若干個操作信號的組合來實現(xiàn)的，因此，CPU負責管理并產(chǎn)生每條指令所對應(yīng)的操作信號，并把各種操作信號送往相應(yīng)的部件，從而控制這些部件按指令的要求進行動作。ADDR1,R0第3頁，共116頁，2023年，2月20日，星期日★時間控制

對各種操作的實施時間進行定時，稱為時間控制。在計算機中，各種指令的操作信號以及一條指令的整個執(zhí)行過程都嚴格的時間要求，需要CPU設(shè)定規(guī)定的時序關(guān)系。★數(shù)據(jù)加工

數(shù)據(jù)加工就是對數(shù)據(jù)進行算術(shù)運算和邏輯運算處理，這是CPU的核心功能之一。ADDR1,R0第4頁，共116頁，2023年，2月20日，星期日8.1.2CPU的基本組成

CPU的基本部分由運算器、cache和控制器三大部分組成。

CPU模型參看ＣＡＩ演示

運算部件

寄存器

寄存器控制部件運算器控制器第5頁，共116頁，2023年，2月20日，星期日1、CPU中的主要寄存器PC(ProgramCounter)程序計數(shù)器AR(AddressRegister)地址寄存器

DR(DataRegister)數(shù)據(jù)緩沖寄存器

IR(InstructionRegister)指令寄存器

AC(AccumulateCount)累加寄存器

PSW(ProgramStatusWord)程序狀態(tài)字第6頁，共116頁，2023年，2月20日，星期日程序計數(shù)器（PC）

為了保證程序能夠連續(xù)地執(zhí)行下去，CPU必須具有某些手段來自動確定下一條指令的地址。而程序計數(shù)器PC正是起到這種作用的，所以PC通常又稱為指令計數(shù)器。在程序開始執(zhí)行前，必須將該程序在內(nèi)存單元的起始地址，即第一條指令的地址送入PC。當執(zhí)行指令時，CPU將自動修改PC的內(nèi)容，使其保持的總是將下一條要執(zhí)行的指令的地址。由于大多數(shù)指令都是按順序來執(zhí)行的，所以修改的過程通常只是簡單的對PC自增即可。當遇到轉(zhuǎn)移指令（如JMP指令）時，由于后繼指令的地址（即PC的內(nèi)容)必須從指令的地址段取得。在這種情況下，下一條指令的地址將由轉(zhuǎn)移指令來規(guī)定，而不是像通常一樣按順序來取得。因此程序計數(shù)器PC的結(jié)構(gòu)，應(yīng)當是具有信息寄存和計數(shù)兩種功能的結(jié)構(gòu)。第7頁，共116頁，2023年，2月20日，星期日地址寄存器（MAR）

地址寄存器AR用來保存當前CPU所訪問的內(nèi)存單元的地址。由于在內(nèi)存和CPU之間存在著操作速度上的差別，所以必須使用地址寄存器來保持地址信息，直到對內(nèi)存的讀/寫操作完成為止。當CPU和內(nèi)存進行信息交換，即CPU向內(nèi)存存/取數(shù)據(jù)或指令時，都要使用地址寄存器AR和數(shù)據(jù)緩沖寄存器DR。此外，我們可以把外圍I/O設(shè)備的設(shè)備地址作為像內(nèi)存的地址單元那樣來進行訪問，那么可知，當CPU和外圍設(shè)備交換信息時，同樣需要使用地址寄存器和數(shù)據(jù)緩沖寄存器。地址寄存器的結(jié)構(gòu)和數(shù)據(jù)緩沖寄存器、指令寄存器一樣，通常使用單純的寄存器結(jié)構(gòu)。信息的存入一般采用電位-脈沖方式,即電位輸入端對應(yīng)數(shù)據(jù)信息位,脈沖輸入端對應(yīng)控制信號,在控制信號clk的作用下,瞬時地將信息打入寄存器。第8頁，共116頁，2023年，2月20日，星期日存儲器數(shù)據(jù)緩沖寄存器（MDR）

存儲器數(shù)據(jù)緩沖寄存器MDR用來暫時存放由內(nèi)存讀出的一條指令或一個數(shù)據(jù)字；反之，當向內(nèi)存存入一條指令或一個數(shù)據(jù)字時，也先將它們送到存儲器數(shù)據(jù)緩沖寄存器MDR中，然后再寫入內(nèi)存。存儲器緩沖寄存器MDR的作用是：

(1)作為CPU和內(nèi)存及外部I/O設(shè)備之間信息傳送的中轉(zhuǎn)站；

(2)用于補償CPU與內(nèi)存及外圍設(shè)備之間在操作速度上的差別；

(3)在單累加器結(jié)構(gòu)的運算器中，存儲器數(shù)據(jù)緩沖寄存器還可兼作為操作數(shù)寄存器。第9頁，共116頁，2023年，2月20日，星期日指令寄存器（IR）

指令寄存器IR用來保存當前正在執(zhí)行的一條指令。當執(zhí)行一條指令時，先把它從內(nèi)存取到緩沖寄存器中，然后再傳送至指令寄存器。指令分為操作碼和地址碼字段，由二進制數(shù)字組成。為了執(zhí)行任何給定的指令，必須對操作碼進行測試，以便識別所要求的操作，指令譯碼器就是完成這項工作的。指令寄存器中的操作碼字段被送入指令譯碼器中，操作碼一經(jīng)譯碼后，即可向操作控制器發(fā)出具體操作的特定信號。第10頁，共116頁，2023年，2月20日，星期日累加寄存器（AC）

累加寄存器AC通常簡稱為累加器，它是一個通用寄存器。其功能是：當運算器需執(zhí)行算術(shù)或邏輯運算時，為ALU提供一個工作區(qū)，它可暫時存放ALU運算的結(jié)果信息。顯然，運算器中至少要有一個累加寄存器。目前CPU中的累加寄存器，多達16個，32個，甚至更多。當使用多個累加器時，就變成通用寄存器堆結(jié)構(gòu)，其中任何一個可存放源操作數(shù)，也可存放結(jié)果操作數(shù)。在這種情況下，需要在指令格式中對寄存器號加以編址。第11頁，共116頁，2023年，2月20日，星期日狀態(tài)條件寄存器（PSW）

狀態(tài)條件寄存器保存由算術(shù)指令和邏輯指令運行或測試的結(jié)果建立的各種條件碼內(nèi)容，如運算結(jié)果進位標志(C)，運算結(jié)果溢出標志（V)，運算結(jié)果為零標志(Z)，運算結(jié)果為負標志(N)等等。這些標志位通常分別由1位觸發(fā)器保存。除此之外，狀態(tài)條件寄存器還保存中斷和系統(tǒng)工作狀態(tài)等信息，因此，狀態(tài)條件寄存器是一個由各種狀態(tài)條件標志拼湊而成的寄存器。其作用是使CPU和系統(tǒng)能及時了解機器運行狀態(tài)和程序運行狀態(tài)。

第12頁，共116頁，2023年，2月20日，星期日2、控制器基本組成PC(ProgramCounter)程序計數(shù)器IR(InstructionRegister)指令寄存器ID(InstructionDecoder)指令譯碼器OC(OperateController)操作控制器TG(TimerGenerator)時序發(fā)生器第13頁，共116頁，2023年，2月20日，星期日操作控制器根據(jù)指令操作碼和地址碼,產(chǎn)生各種控制信號序列,建立正確的數(shù)據(jù)通路,從而完成取指令和執(zhí)行指令的控制。硬布線控制器(時序邏輯型)(硬件實現(xiàn))微程序控制器(存儲程序型)(軟件實現(xiàn))數(shù)據(jù)通路------執(zhí)行部件間傳送信息的通路。第14頁，共116頁，2023年，2月20日，星期日時序產(chǎn)生器產(chǎn)生各種時序信號(電位,脈沖)；對各種操作實施時間上的控制。第15頁，共116頁，2023年，2月20日，星期日ALU3、運算器結(jié)構(gòu)PSWAXBXCXDXDR左路開關(guān)選擇右路開關(guān)選擇數(shù)據(jù)總線DBUS移位器操作數(shù)X操作數(shù)YCLAADD30STA40NOPJMP21…

000004…

00000620212223243040第16頁，共116頁，2023年，2月20日，星期日CLAADD30STA40NOPJMP21…

000004…

00000620212223243040ALUADDAX,BXPSWAX=2BX=4CXDXDR左路開關(guān)選擇右路開關(guān)選擇數(shù)據(jù)總線DBUS移位器操作數(shù)X操作數(shù)YAX=6第17頁，共116頁，2023年，2月20日，星期日CLAADD30STA40NOPJMP21…

000004…

00000620212223243040ALUADDAX,[30]PSWAX=2BX=4CXDXDR左路開關(guān)選擇右路開關(guān)選擇數(shù)據(jù)總線DBUS移位器操作數(shù)X操作數(shù)YAX=6DR=4第18頁，共116頁，2023年，2月20日，星期日CLAADD30STA40NOPJMP21…

000006…

00000420212223243040ALU指令譯碼器000000程序計數(shù)器PCAR地址寄存器ARDR緩沖寄存器DRAC累加器ACIR指令寄存器IR操作控制器OC時序產(chǎn)生器TG執(zhí)行指令控制地址總線ABUS數(shù)據(jù)總線DBUSCPU基本結(jié)構(gòu)PSWPSWCPU第19頁，共116頁，2023年，2月20日，星期日課堂練習與思考：

1、在CPU組成中不包括______。

A.指令寄存器

B.地址寄存器

C.指令譯碼器

D.地址譯碼器

D2、當今的CPU芯片除了包括定點運算器和控制器外，還包括______，______運算器和______管理等部件。

Cache浮點存儲

3、在CPU中跟蹤指令后繼地址的寄存器是______。A、主存地址寄存器B、程序計數(shù)器C、指令寄存器D、狀態(tài)條件寄存器B4、CPU中至少有如下六類寄存器______寄存器，______計數(shù)器，______寄存器，通用寄存器，狀態(tài)條件寄存器，緩沖寄存器。

指令程序地址

第20頁，共116頁，2023年，2月20日，星期日課堂練習與思考：5、CPU中，保存當前正在執(zhí)行的指令的寄存器為

，保存當前正在執(zhí)行的指令的地址的寄存器為

，保存CPU訪存地址的寄存器為

。指令寄存器IR

程序計數(shù)器PC

內(nèi)存地址寄存器MAR6、CPU的四個主要功能是

、

、

和

。指令控制操作控制時間控制數(shù)據(jù)加工

第21頁，共116頁，2023年，2月20日，星期日8.2指令周期（★★★）指令周期基本概念CLA指令周期ADD指令周期STA指令周期NOP指令周期JMP指令周期第22頁，共116頁，2023年，2月20日，星期日1、指令周期基本概念時鐘周期：T,節(jié)拍脈沖CPU周期：機器周期，從內(nèi)存讀出一條指令的最短時間指令周期：從內(nèi)存取一條指令并執(zhí)行該指令所用的時間。由若干個CPU周期組成。CPU周期又包含若干時鐘周期（節(jié)拍脈沖）

T周期

T1

T2

T3

T4

T1

T2

T3

T4

機器周期（取指令）

指令周期

機器周期（執(zhí)行指令）

第23頁，共116頁，2023年，2月20日，星期日[名詞概念]：

指令周期

:

CPU從內(nèi)存取出一條指令并執(zhí)行完這條指令的時間總和。

CPU周期

:

又稱機器周期，CPU訪問內(nèi)存所花的時間較長，因此用CPU從內(nèi)存讀取一條指令字的所需的最短時間來定義。

時鐘周期

:

通常稱為節(jié)拍脈沖或T周期。一個CPU周期包含若干個時鐘周期T。

相互關(guān)系：

1個指令周期=若干個CPU周期；

1個CPU周期=若干T周期

取指時間+執(zhí)行指令時間第24頁，共116頁，2023年，2月20日，星期日指令周期基本概念（★★★）取指令周期取操作數(shù)周期（可無）執(zhí)行周期取指令PC+1執(zhí)行指令開始第25頁，共116頁，2023年，2月20日，星期日2、CLA指令周期取指令PC+1指令譯碼執(zhí)行指令取下條指令PC+1取指令階段執(zhí)行指令階段1個CPU周期1個CPU周期開始第26頁，共116頁，2023年，2月20日，星期日DRCLAADD30STA40NOPJMP21…

000006…

00000420212223243040ALUAC000020ARCLAIR指令譯碼器操作控制器時序產(chǎn)生器程序計數(shù)器PC地址寄存器AR緩沖寄存器DR累加器AC指令寄存器IR執(zhí)行指令控制地址總線ABUS數(shù)據(jù)總線DBUS000020CLA000000000CLA指令000021+1PC→AR→ABUS→RAM→DBUS→DR→IRPC+1第27頁，共116頁，2023年，2月20日，星期日執(zhí)行過程的操作PC→ARPC+1→PCAR→ABUS→RAM→DBUS→DRDR→IR0→AC第28頁，共116頁，2023年，2月20日，星期日CLACLAADD30STA40NOPJMP21…

000006…

00000420212223243040ALU000021000020ADD30CLA指令譯碼器操作控制器時序產(chǎn)生器程序計數(shù)器PC地址寄存器AR緩沖寄存器DR累加器AC指令寄存器IR執(zhí)行指令控制地址總線ABUS數(shù)據(jù)總線DBUS000021ADD300000000003、ADD指令000022+1PC→AR→ABUS→RAM→DBUS→DR→IRPC+1第29頁，共116頁，2023年，2月20日，星期日CLACLAADD30STA40NOPJMP21…

000006…

00000420212223243040ALU000021000021ADD30CLA指令譯碼器操作控制器時序產(chǎn)生器程序計數(shù)器PC地址寄存器AR緩沖寄存器DR累加器AC指令寄存器IR執(zhí)行指令控制地址總線ABUS數(shù)據(jù)總線DBUS000030ADD30000000000ADD指令000022+1000006IR→AR→ABUS→RAM→DBUS→DR→ALUALU→AC006第30頁，共116頁，2023年，2月20日，星期日ADD執(zhí)行過程的操作PC→ARPC+1→PCAR→ABUS→RAM→DBUS→DRDR→IRIR(A)→AR→ABUS→RAM→DBUS→DR→ALUALU→AC

第31頁，共116頁，2023年，2月20日，星期日4、STA40指令周期取指令PC+1指令譯碼送操作數(shù)取下條指令PC+1取指令階段1個CPU周期1個CPU周期開始送操作數(shù)地址執(zhí)行指令階段1個CPU周期執(zhí)行寫存操作第32頁，共116頁，2023年，2月20日，星期日CLACLAADD30STA40NOPJMP21…

000006…

00000420212223243040ALU000021000030STA40CLA指令譯碼器操作控制器時序產(chǎn)生器程序計數(shù)器PC地址寄存器AR緩沖寄存器DR累加器AC指令寄存器IR執(zhí)行指令控制地址總線ABUS數(shù)據(jù)總線DBUS000040STA40STA指令000023+1000006000006000006IR(A)→AR→ABUSAC→DRDR→DBUS→RAM第33頁，共116頁，2023年，2月20日，星期日執(zhí)行過程的操作PC→ARPC+1→PCAR→ABUS→RAM→DBUS→DRDR→IRIR(A)→AR→ABUSAC→DRDR→DBUS→RAM第34頁，共116頁，2023年，2月20日，星期日5、NOP指令周期取指令PC+1指令譯碼空操作等待一個周期取下條指令PC+1取指令階段執(zhí)行指令階段1個CPU周期1個CPU周期開始第35頁，共116頁，2023年，2月20日，星期日6、JMP21指令周期取指令PC+1指令譯碼送轉(zhuǎn)移地址取下條指令PC+1取指令階段執(zhí)行指令階段1個CPU周期1個CPU周期開始第36頁，共116頁，2023年，2月20日，星期日CLAADD30STA40NOPJMP21…

000006…

00000420212223243040ALU000025000024JMP21CLA指令譯碼器操作控制器時序產(chǎn)生器程序計數(shù)器

PC地址寄存器AR緩沖寄存器DR累加器

AC指令寄存器

IR執(zhí)行指令控制地址總線ABUS數(shù)據(jù)總線DBUS000021JMP21JMP21指令000021+1000006000006000022IR(A)→PC第37頁，共116頁，2023年，2月20日，星期日執(zhí)行過程中的操作PC→ARPC+1→PCAR→ABUS→RAM→DBUS→DRDR→IRIR(A)→PCNextcommand第38頁，共116頁，2023年，2月20日，星期日

五條指令的取指和執(zhí)行過程

我們把前面的五條典型指令加以歸納，其取指和執(zhí)行過程請見CAI演示。第39頁，共116頁，2023年，2月20日，星期日8.3數(shù)據(jù)流指令周期期間，嚴格的事件序列取決于中央處理器的設(shè)計，然而我們能以通常的方式取出什么事件必定發(fā)生。先假定一個中央處理器，它有存儲器地址寄存器（MAR）一個存儲器緩沖寄存器（MDR），一個程序計數(shù)器（PC），一個指令寄存器（IR）。在取指令周期期間，一條指令由存儲器讀入，圖8-6表示此期間的數(shù)據(jù)流動。開始時PC內(nèi)容有待取的下一條指令的地址。這個地址被傳送到并放在地址總線上?？刂破靼l(fā)生一次存儲讀，其結(jié)果放到數(shù)據(jù)總線上并被復(fù)制到MBR，然后傳送到IR。在此期間PC增1，為下次取指做好準備。第40頁，共116頁，2023年，2月20日，星期日1.取指周期數(shù)據(jù)流指令周期的數(shù)據(jù)流MDRCUMARPCIR存儲器CPU地址總線數(shù)據(jù)總線控制總線IR+1第41頁，共116頁，2023年，2月20日，星期日

一旦經(jīng)歷取指周期，控制器檢查IR的內(nèi)容，以確定是否有一個使用間接尋址的操作數(shù)指定器。若是一個間址周期完成，如圖8-8所示，這是一個簡單周期。MDR最右的N位是一個地址引用，被傳送到MAR。然后，控制器發(fā)一個存儲器讀信號，得到所要求的操作數(shù)地址并送入MDR。像取指和間址周期一樣，中斷周期是可預(yù)期的。圖8-9。PC的當前內(nèi)容必須保存，以便在中斷之后中央處理器能恢復(fù)正常的工作。于是，PC的內(nèi)容傳送到MBR，將被寫入存儲器。為此目的，一個專門的存儲器位置內(nèi)控制器裝入，例如它可能是一個堆棧指針。年三月中斷子程序的地址裝入PC。結(jié)果是，下一指令周期將以取此相應(yīng)的指令而開始。第42頁，共116頁，2023年，2月20日，星期日間址周期數(shù)據(jù)流MDRCUMARCPU地址總線數(shù)據(jù)總線控制總線PCIR存儲器MDR第43頁，共116頁，2023年，2月20日，星期日執(zhí)行周期數(shù)據(jù)流中斷周期數(shù)據(jù)流不同指令的執(zhí)行周期數(shù)據(jù)流不同MDRCUMARCPU地址總線數(shù)據(jù)總線控制總線PC存儲器第44頁，共116頁，2023年，2月20日，星期日8.4用指令流程圖表示指令周期

上述典型指令用指令流程圖描述方框圖表示0→ACIR(A)→ARIR(A)→ARIR(A)→PCAR→RAMAC→DRDR→DBUSCLAADDSTAJMPNOP取指令執(zhí)行指令下一條指令譯碼測試公操作PC→AR→RAM→DBUS→DR→IRPC+1AR→RAMDBUS→DRDR→ALUALU→AC第45頁，共116頁，2023年，2月20日，星期日公操作一條指令執(zhí)行完后，CPU所進行的一些操作。對外設(shè)請求的處理（中斷，通道）若無外設(shè)請求的處理，CPU則轉(zhuǎn)而取下條指令。由于取指令是每條指令都有的，所以，取指令也是公操作。第46頁，共116頁，2023年，2月20日，星期日例題1:某計算機的數(shù)據(jù)通路如下圖所示，其中M—主存，MBR—主存數(shù)據(jù)寄存器，MAR—主存地址寄存器，R0-R3—通用寄存器，IR—指令寄存器，PC—程序計數(shù)器（具有自增能力），C、D--暫存器，ALU—算術(shù)邏輯單元（此處做加法器看待），移位器—左移、右移、直通傳送。所有雙向箭頭表示信息可以雙向傳送。

第47頁，共116頁，2023年，2月20日，星期日請按數(shù)據(jù)通路圖畫出“ADD（R1),(R2)+”指令的指令周期流程圖。該指令的含義是兩個數(shù)進行求和操作。其中源操作地址在寄存器R1中，目的操作數(shù)尋址方式為自增型寄存器間接尋址(先取地址后加1)。解：“ADD(R1),(R2)+”指令是SS型指令,兩個操作數(shù)均在主存中。其中源操作數(shù)地址在R1中，所以是R1間接尋址。目的操作數(shù)地址在R2中，由R2間接尋址，但R2的內(nèi)容在取出操作數(shù)以后要加1進行修改。指令周期流程圖如圖所示:第48頁，共116頁，2023年，2月20日，星期日0第49頁，共116頁，2023年，2月20日，星期日第50頁，共116頁，2023年，2月20日，星期日例題2:某計算機有如下部件：ALU，移位器，主存M，主存數(shù)據(jù)寄存器MDR，主存地址寄存器MAR，指令寄存器IR，通用寄存器R0——R3

，暫存器C和D。見下圖所示(1)請將各邏輯部件組成一個數(shù)據(jù)通路，并標明數(shù)據(jù)流向。(2)畫出“ADDR1,(R2）”指令的指令周期流程圖，指令功能是(R1）+((R2）)→R1。第51頁，共116頁，2023年，2月20日，星期日解：（1）各功能部件聯(lián)結(jié)成如圖所示數(shù)據(jù)通路。第52頁，共116頁，2023年，2月20日，星期日（2）此指令為RS型指令，一個操作數(shù)在R1中，另一個操作數(shù)在R2為地址的內(nèi)存單元中，相加結(jié)果放在R1中。送當前指令地址到MAR取當前指令到IR，PC+1，為取下條指令做好準備①取R1操作數(shù)→C暫存器。②R2中的內(nèi)容是內(nèi)存地址③從內(nèi)存取出數(shù)→D暫存器④暫存器C和D中的數(shù)相加后送R1

第53頁，共116頁，2023年，2月20日，星期日課堂練習與思考：1、運行一條指令MOV(R0),R1，需經(jīng)過下述那幾個工作周期（）。(題型:多選)A.DMA周期B.取指周期C.執(zhí)行周期D.源周期B、C2、在指令周期的第一個CPU周期內(nèi)，CPU中地址寄存器內(nèi)容是（）。(題型:單選)A.指令B.指令地址C.數(shù)據(jù)D.數(shù)據(jù)地址B3、假設(shè)某機設(shè)置了取指周期，取數(shù)周期，執(zhí)行周期，中斷周期和DMA周期，那么一條指令從取指令開始到指令執(zhí)行完畢最多可能經(jīng)歷（）(題型:多選)A.DMA周期B.取指周期C.取數(shù)周期D.執(zhí)行周期B、C、D第54頁，共116頁，2023年，2月20日，星期日課堂練習與思考：4、將指令周期劃分為幾個工作階段，每個工作階段所需時間稱為工作周期。下面有關(guān)工作周期的描述中正確的有（）。(題型:多選)A.不同工作周期所占時間可以不同;B.不同指令的同一工作周期所需的時間可能不同;C.不同指令可以含有不同的幾個工作周期;D.工作周期可以在多級時序系統(tǒng)中作為獨立的一級時序A、C、D5、請說明指令周期、機器周期、時鐘周期之間的關(guān)系。解答：指令周期是指取出并執(zhí)行一條指令的時間，指令周期常常用若干個CPU周期數(shù)來表示，CPU周期也稱為機器周期，而一個CPU周期又包含若干個時鐘周期（也稱為節(jié)拍脈沖或T周期）。第55頁，共116頁，2023年，2月20日，星期日8.5時序信號產(chǎn)生器

微程序控制器中使用的時序信號產(chǎn)生器由時鐘源、環(huán)形脈沖發(fā)生器、節(jié)拍脈沖和讀寫時序譯碼邏輯、啟停控制邏輯等部分組成。1.時鐘源時鐘源用來為環(huán)形脈沖發(fā)生器提供頻率穩(wěn)定、且電平匹配的方波時鐘脈沖信號。它通常由石英晶體振蕩器和與非門組成的正反饋振蕩電路組成，其輸出送至環(huán)形脈沖發(fā)生器。第56頁，共116頁，2023年，2月20日，星期日1、電位-脈沖制時序信號最基本的體制是電位-脈沖制。當實現(xiàn)寄存器之間的數(shù)據(jù)傳送時，數(shù)據(jù)必須以電位形式加在觸發(fā)器的數(shù)據(jù)輸入端，而數(shù)據(jù)輸入的控制信號可選用脈沖。數(shù)據(jù)必須先送到觸發(fā)器的數(shù)據(jù)輸入端，并且表示數(shù)據(jù)的電位一定要保持在控制脈沖的作用下被觸發(fā)器記憶為止，這段時間較長，所以數(shù)據(jù)需要用電位表示。而輸入脈沖的時間寬度只需要保證數(shù)據(jù)從觸發(fā)器的輸入端穩(wěn)定在輸出端的時間。

第57頁，共116頁，2023年，2月20日，星期日2、時序產(chǎn)生器

啟?？刂七壿?/p>

啟動

節(jié)拍脈沖和讀

/

寫時序產(chǎn)生邏輯

脈沖發(fā)生器

時鐘源

停機

RD

￠

WE

￠

T

1

T

2

T

3

T

4

RD

WE

RD

0

WE

0

T

1

0

T

2

0

T

3

0

T

4

0

第58頁，共116頁，2023年，2月20日，星期日3、環(huán)形脈沖發(fā)生器與讀寫時序Q

D

Q

C4

&

脈沖時鐘源

RD￠

T4

0

T1

0

RD0

T2

0

T3

0

WE0

WE￠

R

＋5VSCLR&

&

&

&

&

Q

D

Q

C1

3

2

Q

D

Q

C3

1

ff

Q

D

Q

C2

f第59頁，共116頁，2023年，2月20日，星期日電路說明4個觸發(fā)器輸入輸出串聯(lián)構(gòu)成循環(huán)移位電路D觸發(fā)器R/S端分別為Reset和SetC1C2C3時鐘信號為上跳沿C4時鐘信號為下跳沿第60頁，共116頁，2023年，2月20日，星期日

0001上跳沿1111下跳沿1110上跳沿0110上跳沿0010上跳沿0000下跳沿0001CLR上跳沿C3C2C1C4Ф脈沖時鐘源

R

＋5V

S

CLR

Q

D

Q

C

1

3

2

Q

D

Q

C

4

Q

D

Q

C

3

1

f

f

Q

D

Q

C

2

f

f

第61頁，共116頁，2023年，2月20日，星期日10430332022101CTCTCCTCCT==·=·=EWCWEDRCRD3020￠=￠=·第62頁，共116頁，2023年，2月20日，星期日4、啟?？刂七壿?/p>

T

1

Q

D

C

r

Q

R

啟動

停機

CLR

&

T

4

&

T

4

0

T

1

0

RD

&

RD

0

T

3

&

T

3

0

WE

&

WE

0

T

2

&

T

2

0

T

4

0

&

&

第63頁，共116頁，2023年，2月20日，星期日LDAR

RDM

LDDR

LDIRPC+1ΦT1

T2

T3

T4

CPU周期

取指

執(zhí)行

CPU周期

時序圖狀態(tài)周期電位

節(jié)拍電位

節(jié)拍脈沖

第64頁，共116頁，2023年，2月20日，星期日LDAR

RDM

LDDR

LDIRPC+1ΦT1

T2

T3

T4

CPU周期

取指

CPU周期

狀態(tài)周期電位

節(jié)拍電位

節(jié)拍脈沖

LDAR

RDM

LDDR

LDIRPC+1

第65頁，共116頁，2023年，2月20日，星期日LDAR

RDM

LDDR

LDIRPC+1ΦT2

T3

T4

CPU周期

取指

T1

CPU周期

狀態(tài)周期電位

節(jié)拍電位

節(jié)拍脈沖

LDAR

LDAR’=lDAR*T1

RD’=RD*T2

第66頁，共116頁，2023年，2月20日，星期日LDAR

RDM

LDDR

LDIRPC+1ΦCPU周期

取指

CPU周期

狀態(tài)周期電位

節(jié)拍脈沖

LDAR

RDM

LDDR

LDIRPC+1

LDAR’

RD’

LDDR’

LDIR’

第67頁，共116頁，2023年，2月20日，星期日8.6控制方式

控制方式：即控制不同操作序列時序信號的方法。常用的有同步控制、異步控制、聯(lián)合控制三種方式，其實質(zhì)反映了時序信號的定時方式。

1.同步控制方式在任何情況下，已定的指令在執(zhí)行時所需的CPU周期（機器周期）數(shù)和時鐘周期數(shù)都固定不變。根據(jù)不同情況，同步控制方式可選取如下方案：(1)采用完全統(tǒng)一的機器周期執(zhí)行各種不同的指令。(2)采用不定長機器周期。(3)中央控制與局部控制結(jié)合。

第68頁，共116頁，2023年，2月20日，星期日產(chǎn)生不同微操作命令序列所用的時序控制方式同步控制方式任一微操作均由統(tǒng)一基準時標

的時序信號控制CLK機器周期機器周期機器周期（取指令）（取有效地址）（執(zhí)行指令）指令周期T0T1T2T3T0T1T2T3T0T1T2T3(1)采用完全統(tǒng)一

的機器周期和節(jié)拍以最長的微操作序列

和最繁的微操作作為標準第69頁，共116頁，2023年，2月20日，星期日(2)采用不同節(jié)拍的機器周期機器周期機器周期（取指令）（執(zhí)行指令）指令周期T0T1T2T3T0T1T2

節(jié)拍(狀態(tài))機器周期機器周期（取指令）（執(zhí)行指令）T0T1T2T3T0T1T2T3TT延長第70頁，共116頁，2023年，2月20日，星期日(3)采用中央控制和局部控制相結(jié)合的方法T0T1T2T3T0T1T2中央控制節(jié)拍T*T*T*局部控制節(jié)拍

T3T0T1中央控制節(jié)拍機器周期執(zhí)行周期指令周期取指周期T0T1T2T3局部控制的節(jié)拍寬度與中央控制的節(jié)拍寬度一致第71頁，共116頁，2023年，2月20日，星期日2.異步控制方式

其特點是：每條指令、每個操作控制信號需要多少時間就占用多少時間。這意味著每條指令的指令周期可由多少不等的機器周期數(shù)組成；也可以是當控制器發(fā)出某一操作控制信號后，等待執(zhí)行部件完成操作后發(fā)“回答”信號，再開始新的操作。顯然，用這種方式形成的操作控制序列沒有固定的CPU周期數(shù)(節(jié)拍電位)或嚴格的時鐘周期(節(jié)拍脈沖)與之同步。

第72頁，共116頁，2023年，2月20日，星期日3.聯(lián)合控制方式

此為同步控制和異步控制相結(jié)合的方式。

情況（1）：大部分操作序列安排在固定的機器周期中，對某些時間難以確定的操作則以執(zhí)行部件的“回答”信號作為本次操作的結(jié)束;

情況（2）：機器周期的節(jié)拍脈沖數(shù)固定,但是各條指令周期的機器周期數(shù)不固定。第73頁，共116頁，2023年，2月20日，星期日課堂練習與思考：1、時序信號產(chǎn)生器提供機器所需的

時序信號,在硬聯(lián)線控制器中,時序信號采用

三級體制,在微程序控制器中,一般采用

二級體制。定時主狀態(tài)-節(jié)拍電位-節(jié)拍脈沖節(jié)拍電位-節(jié)拍脈沖2、CPU從主存取出一條指令并執(zhí)行該指令的時間叫

，它通常包含若干個

，而后者又包含若干個

。組成多級時序系統(tǒng)。指令周期

機器周期

節(jié)拍3、在寄存器—寄存器型，寄存器—存儲器型和存儲器—存儲器型三類指令中，哪類指令的執(zhí)行時間最長？哪類指令的執(zhí)行時間最短？為什么？解答：寄存器-寄存器型執(zhí)行速度最快,存儲器-存儲器型執(zhí)行速度最慢。因為前者操作數(shù)在寄存器中，后者操作數(shù)在存儲器中，而訪問一次存儲器所需的時間一般比訪問一次寄存器所需時間長。第74頁，共116頁，2023年，2月20日，星期日8.7中斷系統(tǒng)8.7.1概述1.引起中斷的各種因素(1)人為設(shè)置的中斷(2)程序性事故如轉(zhuǎn)管指令溢出、操作碼不能識別、除法非法(5)外部事件(4)I/O設(shè)備(3)硬件故障用鍵盤中斷

現(xiàn)行程序轉(zhuǎn)管指令………管理程序第75頁，共116頁，2023年，2月20日，星期日2.中斷系統(tǒng)需解決的問題(1)各中斷源如何

向CPU提出請求

？(2)各中斷源同時

提出請求

怎么辦？(5)如何尋找入口地址

？(4)如何保護現(xiàn)場

？(3)CPU什么條件、什么時間、以什么方式響應(yīng)中斷

？(6)如何恢復(fù)現(xiàn)場，如何返回

？(7)處理中斷的過程中又出現(xiàn)新的中斷

怎么辦？硬件

＋

軟件第76頁，共116頁，2023年，2月20日，星期日8.7.2中斷請求標記和中斷判優(yōu)邏輯1.中斷請求標記INTR一個請求源一個INTR

中斷請求標記觸發(fā)器多個INTR

組成中斷請求標記寄存器INTR

分散

在各個中斷源的接口電路中INTR集中

在CPU

的中斷系統(tǒng)內(nèi)12345n掉電過熱階上溢內(nèi)存讀寫校驗錯非法除法鍵盤打印機第77頁，共116頁，2023年，2月20日，星期日2.中斷判優(yōu)邏輯①

分散在各個中斷源的接口電路中鏈式排隊器②集中

在CPU內(nèi)(1)硬件實現(xiàn)（排隊器）

1

1

1

&

1

&

1

&INTR1INTR2INTR3INTR4INTR1

、

INTR2、

INTR3、

INTR4

優(yōu)先級按降序

排列INTP1INTP2INTP3INTP4第78頁，共116頁，2023年，2月20日，星期日A、B、C

優(yōu)先級按降序

排列(2)軟件實現(xiàn)（程序查詢）否……是否A請求？是B請求？是否C請求？轉(zhuǎn)

A

的服務(wù)程序入口地址轉(zhuǎn)B

的服務(wù)程序入口地址轉(zhuǎn)C

的服務(wù)程序入口地址是是是否否第79頁，共116頁，2023年，2月20日，星期日8.7.3中斷服務(wù)程序入口地址的尋找1.硬件向量法入口地址

200入口地址

300入口地址

40012H13H14H主存12H13H14HJMP200JMP300JMP400主存向量地址形成部件…………中斷向量排隊器輸出向量地址

12H、13H、14H入口地址

200、300、400第80頁，共116頁，2023年，2月20日，星期日2.軟件查詢法中斷識別程序（入口地址

M）地址說明指令

M

JMP1#SR1#D=1轉(zhuǎn)1#服務(wù)程序

SKPDZ2#

JMP2#SR2#D=0

跳2#D=1轉(zhuǎn)2#服務(wù)程序

SKPDZ8#

JMP8#SR8#D=0跳8#D=1轉(zhuǎn)8#服務(wù)程序八個中斷源1、2、8按降序

排列…………

SKPDZ1#1#D=0跳（D為完成觸發(fā)器）第81頁，共116頁，2023年，2月20日，星期日8.7.4中斷響應(yīng)1.響應(yīng)中斷的條件允許中斷觸發(fā)器EINT=12.響應(yīng)中斷的時間指令執(zhí)行周期結(jié)束時刻由CPU發(fā)查詢信號

CPU中斷查詢INTR1DQINTR2DQINTRnDQ中斷源1中斷源2中斷源

n……至排隊器第82頁，共116頁，2023年，2月20日，星期日3.中斷隱指令(1)保護程序斷點(2)尋找服務(wù)程序入口地址(3)硬件關(guān)中斷向量地址形成部件INTSQREINTSQRPC

1

&≥1排隊器……斷點存于特定地址（0號地址）內(nèi)斷點進棧INT中斷標記EINT允許中斷R–

S

觸發(fā)器向量地址PC（硬件向量法）MPC中斷識別程序

入口地址（軟件查詢法）第83頁，共116頁，2023年，2月20日，星期日8.7.5保護現(xiàn)場和恢復(fù)現(xiàn)場1.保護現(xiàn)場2.恢復(fù)現(xiàn)場寄存器

內(nèi)容斷點保護現(xiàn)場其他服務(wù)程序恢復(fù)現(xiàn)場中斷返回PUSH視不同請求源而定POP中斷服務(wù)程序

完成中斷服務(wù)程序中斷隱指令

完成中斷服務(wù)程序完成IRET第84頁，共116頁，2023年，2月20日，星期日1.多重中斷的概念klmk

+1l

+1m

+1第一次中斷第二次中斷第三次中斷程序斷點k+1,

l+1,m+18.7.6中斷屏蔽技術(shù)第85頁，共116頁，2023年，2月20日，星期日2.實現(xiàn)多重中斷的條件B,CA中斷請求主程序(2)優(yōu)先級別高

的中斷源有權(quán)中斷優(yōu)先級別低

的中斷源(1)提前

設(shè)置開中斷

指令A(yù)BCD中斷服務(wù)程序（A、B、C、D優(yōu)先級按降序

排列）D第86頁，共116頁，2023年，2月20日，星期日

&3.屏蔽技術(shù)(1)屏蔽觸發(fā)器的作用MASK=0（未屏蔽）INTR能被置“1”

1

&

&

&

1

1

1

1INTP1INTP2INTP3INTP4INTR1INTR2INTR3INTR4MASK1MASK2MASK3MASK4DQ

1

DINTR

MASKQCPU查詢MASKi

=1（屏蔽）INTPi

=0（不能被排隊選中）第87頁，共116頁，2023年，2月20日，星期日(1)斷點進棧(2)斷點存入“

0”

地址中斷隱指令

完成中斷周期命令存儲器寫0MARPCMDR(MDR)存入存儲器三次中斷，三個斷點都存入“

0”

地址4.多重中斷的斷點保護斷點MDR？如何保證斷點不丟失？中斷隱指令

完成第88頁，共116頁，2023年，2月20日，星期日(3)程序斷點存入“

0”

地址的斷點保護

××××05JMPSERVE

××××SAVE

××××RETURNSTASAVE…0地址內(nèi)容轉(zhuǎn)存其他服務(wù)內(nèi)容地址內(nèi)容說明SERVELDASAVEJMP@RETURN存程序斷點5為向量地址…保護現(xiàn)場恢復(fù)現(xiàn)場間址返回存放ACC內(nèi)容轉(zhuǎn)存0地址內(nèi)容開中斷ENILDA0STARETURN置屏蔽字第89頁，共116頁，2023年，2月20日，星期日8.8流水線處理器---流水線原理1.時間并行

把任務(wù)分成若干子任務(wù)，使子任務(wù)在流水線的各階段并發(fā)地執(zhí)行。--------時間上并行性。

2.空間并行

資源重復(fù)多處理器系統(tǒng)和多計算機系統(tǒng)

3.時間并行+空間并行

時間重疊和資源重復(fù)的綜合應(yīng)用。奔騰CPU采用超標量流水技術(shù)，可在一個機器周期同時執(zhí)行兩條指令。

第90頁，共116頁，2023年，2月20日，星期日8.8.1流水線基本概念1.產(chǎn)品生產(chǎn)流水線(1)一個問題

假設(shè)某產(chǎn)品的生產(chǎn)需要4道工序，該產(chǎn)品生產(chǎn)車間以前只有1個工人，1套生產(chǎn)該產(chǎn)品的機器。該工人工作8小時，可以生產(chǎn)120件（即每4分鐘生產(chǎn)1件）。 要將該產(chǎn)品日產(chǎn)量提高到480件，如何能實現(xiàn)目標？

第91頁，共116頁，2023年，2月20日，星期日(2)兩種解決方案

方案一：增加3名工人、3套設(shè)備。 方案二：產(chǎn)品生產(chǎn)采用流水線方式，分為4道工序；增加3名工人，每人負責一道工序。第92頁，共116頁，2023年，2月20日，星期日(3)兩種方案的工作過程對比

兩種方案中，單件產(chǎn)品的生產(chǎn)時間均不變。 但在穩(wěn)定情況下， 方案一：每4分鐘，4件產(chǎn)品同時進入流水線，4件成品同時離開流水線，需要增加3套設(shè)備。 方案二：每分鐘，1件產(chǎn)品進入流水線，1件成品離開流水線，不需要增加任何設(shè)備。第93頁，共116頁，2023年，2月20日，星期日(4)方案二的主要特點 每件產(chǎn)品還是要經(jīng)過4道工序處理，單件產(chǎn)品的加工時間并沒有改變，但它將各個工人的操作時間重疊在一起，使得每件產(chǎn)品的產(chǎn)出時間從表面上看是從原來的4分鐘縮減到1分鐘，提高了產(chǎn)品的產(chǎn)出率。第94頁，共116頁，2023年，2月20日，星期日2、串行工作的洗衣店洗衣店用6小時完成了4個任務(wù)（0.67t/h）；4個同學(xué)各等待了1.5小時；Washer使用2小時（0.33)；Dryer使用2小時40分（0.44)；Folder使用1小時20分（0.22)；ABCD3040203040203040203040206PM7891011Midnight任務(wù)順序第95頁，共116頁，2023年，2月20日，星期日(2)流水工作的洗衣店洗衣店用3.5小時完成了4個任務(wù)（1.14t/h）；4個同學(xué)各等待了1.5小時；Washer使用2小時（0.57)；Dryer使用2小時40分（0.76)；Folder使用1小時20分（0.38)；ABCD6PM7891011Midnight任務(wù)順序304040404020第96頁，共116頁，2023年，2月20日，星期日流水線不能縮短單個任務(wù)的響應(yīng)時間，但可以提高吞吐率；流水線速度限制于最慢流水站的速度；流水線中多個任務(wù)是并行處理的；最大加速比=流水站數(shù)流水站速度不匹配流水線“填充”和“排空”時間304040404020(3)洗衣店的結(jié)論第97頁，共116頁，2023年，2月20日，星期日3.計算機中的流水線指令流水線功能部件流水線第98頁，共116頁，2023年，2月20日，星期日4.流水技術(shù)

將一重復(fù)的時序過程分解為若干子過程，每個子過程都可有效地在其專用功能段上與其它子過程同時執(zhí)行，這種技術(shù)稱為流水技術(shù)。5.時-空圖

從時間和空間兩個方面描述流水線的工作過程，橫坐標表示時間，縱坐標表示各流水段。I1

時間T

I1

I1

I1

IF

ID

EX

WB

空間S

I2

I2

I2

I2

I1I3

I3

I3

I3

I4

I4

I4

I4

I5

I5

I5

I5

I6

I6

I7

I8

I7

I6

I2I3I4I5第99頁，共116頁，2023年，2月20日，星期日6.流水線的特點

流水過程由多個相關(guān)的子過程組成，這些子過程稱為流水線的“級”或“段”。段的數(shù)目稱為流水線的“深度”。 每個子過程由專用的功能段實現(xiàn)，各功能段的時間應(yīng)基本相等，通常為1個時鐘周期（1拍）。 流水線需要經(jīng)過一定的通過時間才能穩(wěn)定。 流水技術(shù)適合于大量重復(fù)的時序過程。第100頁，共116頁，2023年，2月20日，星期日8.8.2計算機的指令周期細分取指令I(lǐng)F(InstructionFetch)

指令譯碼ID(InstructionDecode)

執(zhí)行運算EX(Execution)

結(jié)果寫回WB(WriteBack)第101頁，共116頁，2023年，2月20日，星期日1、串行執(zhí)行過程IFIDEXWB第102頁，共116頁，2023年，2月20日，星期日2、非流水線時空圖I1

時間T

I1

I1

I1

IF

ID

EX

WB

空間S

I2

I2

I2

I2

I1I2第103頁，共116頁，2023年，2月20日，星期日3、流水線時空圖I1

時間T

I1

I1

I1

IF

ID

EX

WB

空間S

I2

I2

I2

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I1I3

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I3

I3

I4

I4

I4

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I5

I5

I5

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I7

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I2I3I4I5第104頁，共116頁，2023年，2月20日，星期日4、超標量流水線時空圖時間T

IF

ID

EX

WB

空間S

I12I34I1

I2

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I1

I2

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I3

I4

I1

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I3

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具有兩條以上的指令流水線。滿載時，每一時鐘周期可以執(zhí)行2條指令I(lǐng)56I78第105頁，共116頁，2023年，2月20日，星期日5、流水線分類

1.指令流水線

取指---譯碼---取數(shù)---執(zhí)行

2.算術(shù)流水線

加法器,乘法器,快速傅里葉變換器

STAR-100------4級

3.處理機流水線

由一串級連的處理機組成.

每臺處理機負責某一特定任務(wù).

第106頁，共116頁，2023年，2月20日，星期日多體交叉存儲器Cache指令部件（I+K+1）指令I(lǐng)+K指令I(lǐng)+2指令I(lǐng)+1執(zhí)行部件（指令I(lǐng)）取指令指令譯碼計算操作數(shù)地址取操作數(shù)FIFO指令隊列算術(shù)運算流水線存儲體系流水方式CPU流水計算機

系統(tǒng)組成

指令部件指令隊列執(zhí)行部件