基于CPLD的QDPSK調(diào)制解調(diào)電路設(shè)計(jì)與實(shí)現(xiàn)

精品文檔-下載后可編輯基于CPLD的QDPSK調(diào)制解調(diào)電路設(shè)計(jì)與實(shí)現(xiàn)隨著無線通信頻帶資源的日益緊張，無線通信主要包括微波通信和衛(wèi)星通信。微波是一種無線電波，它傳送的距離一般只有幾十千米。但微波的頻帶很寬，通信容量很大。微波通信每隔幾十千米要建一個(gè)微波中繼站。衛(wèi)星通信是利用通信衛(wèi)星作為中繼站在地面上兩個(gè)或多個(gè)地球站之間或移動體之間建立微波通信聯(lián)系。四相相移鍵控信號簡稱"QPSK".它分為相移和相對相移兩種。由于相移方式存在相位模糊問題，所以在實(shí)際中主要采用相對移相方式QDPSK.它具有一系列獨(dú)特的優(yōu)點(diǎn)，目前已經(jīng)廣泛應(yīng)用于無線通信中，成為現(xiàn)代通信中一種十分重要的調(diào)制解調(diào)方式。在數(shù)字信號的調(diào)制方式中QPSK四相移鍵控是目前常用的一種衛(wèi)星數(shù)字信號調(diào)制方式，它具有較高的頻譜利用率、較強(qiáng)的抗干擾性、在電路上實(shí)現(xiàn)也較為簡單。

基帶信號是原始的電信號，一般是指基本的信號波形，在數(shù)字通信中則指相應(yīng)的電脈沖。在無線遙測遙控系統(tǒng)和無線電技術(shù)中調(diào)制就是用基帶信號控制高頻載波的參數(shù)（振幅、頻率和相位），使這些參數(shù)隨基帶信號變化。用來控制高頻載波參數(shù)的基帶信號稱為調(diào)制信號。未調(diào)制的高頻電振蕩稱為載波（可以是正弦波，也可以是非正弦波，如方波、脈沖序列等）。

1QDPSK調(diào)制解調(diào)的原理

在實(shí)際的調(diào)諧解調(diào)電路中，采用的是非相干載波解調(diào)，本振信號與發(fā)射端的載波信號存在頻率偏差和相位抖動，因而解調(diào)出來的模擬I、Q基帶信號是帶有載波誤差的信號。這樣的模擬基帶信號即使采用定時(shí)準(zhǔn)確的時(shí)鐘進(jìn)行取樣判決，得到的數(shù)字信號也不是原來發(fā)射端的調(diào)制信號，誤差的積累將導(dǎo)致抽樣判決后的誤碼率增大，因此數(shù)字QPSK解調(diào)電路要對載波誤差進(jìn)行補(bǔ)償，減少非相干載波解調(diào)帶來的影響。此外，ADC的取樣時(shí)鐘也不是從信號中提取的，當(dāng)取樣時(shí)鐘與輸入的數(shù)據(jù)不同步時(shí)，取樣將不在取樣時(shí)刻進(jìn)行所得到的取樣值的統(tǒng)計(jì)信噪比就不是，誤碼率就高，因此，在電路中還需要恢復(fù)出一個(gè)與輸入符號率同步的時(shí)鐘，來校正固定取樣帶來的樣點(diǎn)誤差，并且準(zhǔn)確的位定時(shí)信息可為數(shù)字解調(diào)后的信道糾錯(cuò)解碼提供正確的時(shí)鐘。校正辦法是由定時(shí)恢復(fù)和載波恢復(fù)模塊通過某種算法產(chǎn)生定時(shí)和載波誤差，插值或抽取器在定時(shí)和載波誤差信號的控制下，對A/D轉(zhuǎn)換后的取樣值進(jìn)行抽取或插值濾波，得到信號在取樣點(diǎn)的值，不同芯片采用的算法不盡相同，例如可以采用據(jù)輔助法（DA）載波相位和定時(shí)相位聯(lián)合估計(jì)的似然算法。

2PSK信號與2ASK信號的時(shí)域表達(dá)式在形式上是完全相同的，所不同的只是兩者基帶信號s（t）的構(gòu)成，一個(gè)由雙極性NRZ碼組成，另一個(gè)由單極性NRZ碼組成。因此，求2PSK信號的功率譜密度時(shí)，也可采用與求2ASK信號功率譜密度相同的方法。

在2PSK（二進(jìn)制移相鍵控）信號相干解調(diào)過程中會產(chǎn)生180°相位模糊，同樣，對QPSK信號相干解調(diào)也會產(chǎn)生相位模糊問題，并且是0°、90°、180°和270°等4個(gè)相位模糊。因此，在實(shí)際中更實(shí)用的是四相相對移相調(diào)制，即QDPSK方式。

QDPSK信號是利用前后碼元之間的相對相位變化來表示數(shù)字信息。實(shí)現(xiàn)四相差分移相調(diào)制的方法有正交調(diào)幅法和相位選擇法。相位選擇法QDPSK調(diào)制器具有硬件實(shí)現(xiàn)簡單、價(jià)格低等優(yōu)點(diǎn)，被廣泛采用，并且這種調(diào)制器非常適合數(shù)字電路實(shí)現(xiàn)。圖1為用相位選擇法產(chǎn)生QDPSK信號的組成框圖。

圖1中首先把二進(jìn)制數(shù)據(jù)流經(jīng)串/并變換，割裂成并列的2行，每串?dāng)?shù)據(jù)的速率是原數(shù)據(jù)速率的一半；然后對2路信號進(jìn)行差分編碼；四相載波發(fā)生器分別送出調(diào)相所需的4種不同相位的載波。按照串/并變換器輸出的雙比特碼元的不同，邏輯選相電路輸出相位的載波。

QDPSK的解調(diào)有相干解調(diào)加碼反變換法（極性比較法）和差分相干解調(diào)（相位比較法）。QDPSK相干解調(diào)加碼反變換法解調(diào)框圖如圖2所示。

圖2所示解調(diào)原理是：對QDPSK信號進(jìn)行相干解調(diào)，恢復(fù)出2路相對碼，經(jīng)過碼反變換器變換為2路碼，再經(jīng)過并/串轉(zhuǎn)換器，從而恢復(fù)出發(fā)送的數(shù)字信息。在解調(diào)過程中，由于載波相位模糊性的影響，使得解調(diào)出的相對碼也可能發(fā)生倒置，但經(jīng)差分澤碼（碼反變換）得到的碼不會發(fā)生任何倒置的現(xiàn)象，從而解決了載波相位模糊性的問題。

2基于CPLD的QDPSK調(diào)制解調(diào)電路

2.1QDPSK調(diào)制電路

基于CPLD的QDPSK調(diào)制電路如圖3所示。

圖3所示QDPSK調(diào)制電路引腳關(guān)系為：引腳k1表示數(shù)據(jù)時(shí)鐘clk經(jīng)過計(jì)數(shù)器4count的八分頻輸出，引腳k2表示數(shù)據(jù)時(shí)鐘k1的二分頻輸出，引腳ac和bc表示數(shù)據(jù)時(shí)鐘clk的二分頻輸出和二分頻反相輸出，引腳c0和c2表示數(shù)據(jù)時(shí)鐘ac的二分頻輸出和二分頻反相輸出，引腳c1和c3表示數(shù)據(jù)時(shí)鐘bc的二分頻輸出和二分頻反相輸出，c0、c1、c2和c3組成四相載波。引腳cx和cy表示信碼數(shù)據(jù)串并轉(zhuǎn)換后，在同步時(shí)鐘的作用下差分編碼后的輸出，引腳qdpsk表示輸入的信碼數(shù)據(jù)在同步時(shí)鐘的作用下四相差分移相鍵控信號輸出。

圖3所示電路器件均可從MAX+PLUSⅡ器件庫中調(diào)用。其中二分頻電路涮用1個(gè)D觸發(fā)器和1個(gè)非門組成；串并轉(zhuǎn)換電路調(diào)用4個(gè)D觸發(fā)器組成；差分編碼電路調(diào)用2個(gè)二異或門、2個(gè)D觸發(fā)器、4個(gè)2與門、2個(gè)或非門和2個(gè)非門組成：四相選相電路調(diào)用1個(gè)74153組成。調(diào)制電路在MAX+PLUSⅡ平臺上編譯、仿真通過后，打包產(chǎn)生qdpskb組件。

2.2QDPSK解調(diào)電路

基于CPLD設(shè)計(jì)的QDPSK解調(diào)電路如圖4所示。

CPLD（ComplexProgrammableLogicDevice）復(fù)雜可編程邏輯器件，是從PAL和GAL器件發(fā)展出來的器件，相對而言規(guī)模大，結(jié)構(gòu)復(fù)雜，屬于大規(guī)模集成電路范圍。是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。其基本設(shè)計(jì)方法是借助集成開發(fā)軟件平臺，用原理圖、硬件描述語言等方法，生成相應(yīng)的目標(biāo)文件，通過電纜（"在系統(tǒng)"編程）將代碼傳送到目標(biāo)芯片中，實(shí)現(xiàn)設(shè)計(jì)的數(shù)字系統(tǒng)。

圖4所示QDPSK解調(diào)電路引腳關(guān)系為：引腳clk表示恢復(fù)的數(shù)據(jù)時(shí)鐘，引腳k1表示數(shù)據(jù)時(shí)鐘clk經(jīng)過計(jì)數(shù)器4count的八分頻輸出，引腳k2表示數(shù)據(jù)時(shí)鐘k1的二分頻輸出，引腳ac和bc表示數(shù)據(jù)時(shí)鐘clk的二分頻輸出和二分頻反相輸出，引腳c0和c2表示數(shù)據(jù)時(shí)鐘ac的二分頻輸出和二分頻反相輸出，引腳c1和c3表示數(shù)據(jù)時(shí)鐘bc的二分頻輸出和二分頻反相輸出，c0、c1、c2和c3組成四相載波。引腳qdpsk表示四相差分移相鍵控信號輸入，引腳qx和qy表示四相差分移相鍵控信號的相干解調(diào)輸出。引腳x和y表示相干解調(diào)輸出在同步時(shí)鐘的作用下差分譯碼后的輸出，引腳out表示信碼差分譯碼后經(jīng)并串轉(zhuǎn)換恢復(fù)的信碼數(shù)據(jù)輸出。

電路器件從MAX+PLUSⅡ器件庫中調(diào)用。其中二分頻電路調(diào)用1個(gè)D觸發(fā)器和1個(gè)非門組成；相干解調(diào)電路調(diào)用3個(gè)異或門、6個(gè)D觸發(fā)器組成；差分譯碼電路調(diào)用2個(gè)D觸發(fā)器、3個(gè)異或門、5個(gè)非門、4個(gè)與門和2個(gè)或非門組成；并串轉(zhuǎn)換電路調(diào)用2個(gè)非門、2個(gè)與門、1個(gè)或門和1個(gè)D觸發(fā)器組成。

2.3利用CPLD設(shè)計(jì)的QDPSK調(diào)制解調(diào)電路

將設(shè)計(jì)的QDPSK調(diào)制電路"qdpskb"組件和解調(diào)電路"qdpsky"組件連接在一起，為了仿真實(shí)驗(yàn)方便，信碼數(shù)據(jù)輸入采用四級偽隨機(jī)碼電路--從MAX+PLUSⅡ器件庫中調(diào)用4個(gè)D觸發(fā)器、2個(gè)異或門和1個(gè)四或非門，解調(diào)電路中位定時(shí)恢復(fù)電路產(chǎn)生的數(shù)據(jù)時(shí)鐘直接采用qdpsk調(diào)制電路數(shù)據(jù)時(shí)鐘，調(diào)制解調(diào)電路直接相連，組成的QDPSK調(diào)制解調(diào)電路如圖5所示。

QDPSK調(diào)制解調(diào)電路的引腳關(guān)系為：引腳clk表示數(shù)據(jù)時(shí)鐘輸入，引腳k1表示數(shù)據(jù)時(shí)鐘clk的八分頻輸出，引腳data表示四級偽隨機(jī)碼電路數(shù)據(jù)輸出，引腳c0、c1、c2、c3表示四相載波。引腳p1和p2表示信碼數(shù)據(jù)data在時(shí)鐘的作用下串并轉(zhuǎn)換后的輸出，引腳cx和cy表示差分編碼后的輸出，引腳qdpsk表示四相差分移相鍵控信號輸出。引腳qx和qy表示四相差分移相鍵控信號的相干解調(diào)輸出，引腳x和y表示差分譯碼后的輸出，引腳out表示信碼差分譯碼后經(jīng)并串轉(zhuǎn)換恢復(fù)的信碼數(shù)據(jù)輸出。

3實(shí)驗(yàn)結(jié)果

利用MAX+PLUSⅡ開發(fā)工具建立波形輸入文件，在File菜單里面選擇New打開新建文件類型對話框，選擇WaveformEditorFile項(xiàng)，單擊"OK".在波形編輯器窗口的Name下單擊鼠標(biāo)右鍵，出現(xiàn)浮動的菜單，選擇EnterNodesfromSNF…可以打開"從SNF文件輸入觀測點(diǎn)"的對話框。在Type區(qū)選擇Input和Output,在默認(rèn)的情況下是打開的，單擊"List"按鈕，可在AvailableNodesGroups區(qū)看到設(shè)計(jì)文件中使用的輸入/輸出信號，單擊"="按鈕可以將這些信號選擇到SelectedN0desGroups區(qū)。單擊"OK"按鈕，關(guān)閉對話框即可看到波形編輯窗口，將此波形文件保存為默認(rèn)名。在波形文件中添加輸入/輸出信號名后，就可以開始對輸入信號建立波形了。QDPSK調(diào)制解調(diào)電路仿真波形如圖6所示。

圖6中"clk"表示輸入時(shí)鐘，"c0"、"c1"、"c2"、"c3"表示四相載波。"k1"表示數(shù)據(jù)時(shí)鐘clk的八分頻輸出，"data"表示

四級偽隨機(jī)碼電路數(shù)據(jù)輸出，"p1"、"p2"表示信碼數(shù)據(jù)data串并轉(zhuǎn)換后的輸出，"cx"、"cy"表示信碼數(shù)據(jù)串并轉(zhuǎn)換后差分編碼的輸出，"qdpsk"表示輸入的信碼數(shù)據(jù)四相差分移相鍵控信號輸出。"qx"、"qy"表示四相差分移相鍵控信號的相干解調(diào)輸出，"x"、"y"表示相干解調(diào)輸出后差分譯碼輸出，"out"表示信碼差分譯碼后經(jīng)并串轉(zhuǎn)換恢復(fù)的信碼數(shù)據(jù)輸出。

仿真結(jié)果表明：QDPSK調(diào)制電路能正確選相，解調(diào)電路輸出數(shù)據(jù)在延時(shí)約5.2μs后，與QDPSK調(diào)制輸入數(shù)據(jù)完全一致。

將綜合后生成的網(wǎng)表文件通過ByteBlaste電纜，以在線配置的方式到CPLD器件EPM7128SLC84-15中，從而完成了器件的編程。上電后，在輸入端加入數(shù)據(jù)時(shí)鐘，用數(shù)字存儲示波器測試調(diào)制解調(diào)電路輸出，實(shí)測結(jié)果完全正確，表明達(dá)到了設(shè)計(jì)要求。

4結(jié)論

本文利用CPLD器件，設(shè)計(jì)出的QDPSK調(diào)制解調(diào)電路，利用了EDA技術(shù)中的MAX+PLUSⅡ作為開發(fā)工具，將設(shè)計(jì)的電路圖綜合成網(wǎng)表文件寫入其中，制成ASIC芯片。其突出優(yōu)點(diǎn)是自頂向下設(shè)計(jì)，查找和