EDA技術(shù)與應(yīng)用知到章節(jié)答案智慧樹2023年山東科技大學(xué)

EDA技術(shù)與應(yīng)用知到章節(jié)測試答案智慧樹2023年最新山東科技大學(xué)第一章測試

硬件描述語言主要有哪些？（）

參考答案:

Verilog

;VHDL

;AHDL

;SystemVerilog

第二章測試

下列不屬于VerilogHDL算數(shù)運算符的是（）

參考答案:

=

在verilog語言中，a=4b'1011，那么&a=（）

參考答案:

null

5’b10011＞＞2等于（）

參考答案:

5’b00100

{4{a}}等于（）

參考答案:

{a,a,a,a}

下列關(guān)于阻塞賦值運算（如b=a;）說法錯誤的是（）

參考答案:

在“always”模塊中的reg型信號都采用此賦值方式

第三章測試

假設(shè)design為TOP.v，頂層模塊名為TOP；TestBench為TOP_TB.v，頂層模塊名為TOP_TB，則完整寫出Modelsim仿真該設(shè)計所用命令為vlibmywork（）

參考答案:

錯

常見的數(shù)字仿真器有（）

參考答案:

Iverilog

;Modelsim

;VCS

;IUS

Modelsim中，為禁用其優(yōu)化，可以在命令行上添加-novopt選項。（）

參考答案:

對

vsim仿真時，是從物理庫開始查找模塊。（）

參考答案:

錯

目前modelsim可以在包含中文的路徑中正常執(zhí)行。（）

參考答案:

錯

第四章測試

EPF10K20TC144-4具有（）個管腳

參考答案:

144

FPGA結(jié)構(gòu)一般分為三部分：可編程邏輯塊（CLB）、可編程I/O模塊和可編程內(nèi)部連線。（）

參考答案:

對

FPGA基于SRAM結(jié)構(gòu)，每次上電后需要一次配置。（）

參考答案:

對

大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類，其中CPLD通過（）實現(xiàn)其邏輯功能。

參考答案:

查找表（LUT）

CPLD的可編程是主要基于什么結(jié)構(gòu)（）。

參考答案:

與或陣列可編程

第五章測試

IP核在EDA技術(shù)和開發(fā)中具有十分重要的地位；提供用VHDL等硬件描述語言描述的功能塊，但不涉及實現(xiàn)該功能塊的具體電路的IP核為（）

參考答案:

軟IP

綜合是EDA設(shè)計流程的關(guān)鍵步驟，在下面對綜合的描述中，（）是錯誤的。

參考答案:

綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程，并且這種映射關(guān)系是唯一的（即綜合結(jié)果是唯一的）。

基于EDA軟件的FPGA/CPLD設(shè)計流程為：原理圖/HDL文本輸入→（）→綜合→適配→時序仿真→編程下載→硬件測試。

參考答案:

功能仿真

（）是EDA設(shè)計流程的關(guān)鍵步驟。

參考答案:

綜合

在EDA中，IP的中文含義是（）

參考答案:

知識產(chǎn)權(quán)核

第六章測試

仿真中，下述clk信號值變化，將觸發(fā)上升沿事件的有：（）。

參考答案:

Z1

;0Z

;01

由nand門可構(gòu)建出所有數(shù)字邏輯。（）

參考答案:

對

Latch是邊沿敏感，DFF是電平敏感。（）

參考答案:

錯

always@()語法中，敏感列表不完整，可能導(dǎo)致仿真與綜合結(jié)果不一致。（）

參考答案:

對

DFF是Verilog語言的內(nèi)建原語，可以直接例化使用。（）

參考答案:

錯

第七章測試

關(guān)于TestBench的描述，錯誤的是（）

參考答案:

TestBench使用硬件描述語言進(jìn)行編寫，可被綜合成硬件電路

關(guān)于系統(tǒng)任務(wù)的說法，錯誤的是（）

參考答案:

$write用來將輸出信息打印到文件中

vcd、fsdb、wlf等格式的文件都是波形文件。（）

參考答案:

錯

關(guān)于函數(shù)與任務(wù)，描述錯誤的是（）

參考答案:

函數(shù)可以嵌套調(diào)用函數(shù)，而任務(wù)不能嵌套調(diào)用任務(wù)

可以使用defpara或者parameter語句將某一變量定義為參數(shù)。（）

參考答案:

錯

第八章測試

下面關(guān)于有限狀態(tài)機(jī)的說法，錯誤的是（）

參考答案:

有限狀態(tài)機(jī)只能是moore型有限狀態(tài)機(jī)或者mealy型有限狀態(tài)機(jī)中的一種

獨熱碼狀態(tài)編碼方式消耗更多位的寄存器資源，更易產(chǎn)生電路毛刺，使應(yīng)盡量避免使用。（）

參考答案:

錯

對于狀態(tài)較多的有限狀態(tài)機(jī)，使用格雷碼編碼方式相對二進(jìn)制編碼方式可能會消耗更少的寄存器資源。（）

參考答案:

錯

關(guān)于有限狀態(tài)機(jī)三段式描述方法與二段式描述方法的區(qū)別，錯誤的（）

參考答案:

三段式描述方法實在二段式描述方法的基礎(chǔ)上增加了部分代碼

下面哪一項不是狀態(tài)轉(zhuǎn)移圖的組成元素（）

參考答案:

信號位寬

第九章測試

下面的代碼不會生成多余的鎖存器。

moduletest(out1,a,b,c,sel);

inputa,b,c;

outputout1;

input[1:0]sel;

regout1;

always@(aorborcorsel)begin

if(sel==2'b10)out1=a;

elseif(sel==2'b01)out1=b;

elseif(sel==2'b11)out1=c;

end

endmodule

（）

參考答案:

錯

下面的代碼不存在RTL與綜合后門級網(wǎng)表仿真不一致問題。

modulecompare(equal,a,b);

parametersize=1;

outputequal;

input[size-1:0]a,b;

regequal;

always@(*)

begin

equal=(a==b);

end

endmodule

（）

參考答案:

對

下面的代碼，會生成級聯(lián)電路。

moduletest(SEL,A,B,C,D,Y);

input[1:0]SEL;

inputA,B,C,D;

outputY;

regY;

alway