EDA課程設(shè)計(jì)數(shù)字秒表

年4月19日EDA課程設(shè)計(jì)數(shù)字秒表文檔僅供參考課程設(shè)計(jì)題目數(shù)字秒表設(shè)計(jì)院系信息工程學(xué)院班級(jí)姓名指導(dǎo)教師目錄：系統(tǒng)設(shè)計(jì)要求3：實(shí)驗(yàn)?zāi)康?：實(shí)驗(yàn)原理3：系統(tǒng)設(shè)計(jì)方案3：主要VHDL源程序41)十進(jìn)制計(jì)數(shù)器的VHDL源程序42)六進(jìn)制計(jì)數(shù)器的VHDL源程序53）蜂鳴器的VHDL源程序54）譯碼器的VHDL源程序65）控制選擇器的VHDL源程序76）元原件例化的VHDL源程序8第六章：系統(tǒng)仿真10第七章：系統(tǒng)擴(kuò)展思路11第八章：設(shè)計(jì)心得總結(jié)11數(shù)字秒表的設(shè)計(jì)系統(tǒng)設(shè)計(jì)要求1.秒表共有6個(gè)輸出顯示，分別為百分之一秒、十分之一秒、秒、十秒、分、十分，因此共有6個(gè)計(jì)數(shù)器與之相對應(yīng)，6個(gè)計(jì)數(shù)器的輸出全都為BCD碼輸出，這樣便于和顯示譯碼器的連接。當(dāng)計(jì)時(shí)達(dá)60分鐘后，蜂鳴器鳴響10聲。2.整個(gè)秒表還需有一個(gè)啟動(dòng)信號(hào)和一個(gè)歸零信號(hào)，以便秒表能隨意停止及啟動(dòng)。3.秒表的邏輯結(jié)構(gòu)較簡單，它主要由顯示譯碼器、分頻器、十進(jìn)制計(jì)數(shù)器、六進(jìn)制計(jì)數(shù)器和報(bào)警器組成。在整個(gè)秒表中最關(guān)鍵的是如何獲得一個(gè)精確的100HZ計(jì)時(shí)脈沖。實(shí)驗(yàn)?zāi)康慕?jīng)過本次課設(shè)，加深對EDA技術(shù)設(shè)計(jì)的理解，學(xué)會(huì)用QuartusⅡ工具軟件設(shè)計(jì)基本電路，熟練掌握VHDL語言，為以后工作使用打下堅(jiān)實(shí)的基礎(chǔ)。實(shí)驗(yàn)原理秒表由于其計(jì)時(shí)精確，分辨率高（0.01秒），在各種競技場所得到了廣泛的應(yīng)用。秒表的工作原理與數(shù)字時(shí)基本相同，唯一不同的是秒表的計(jì)時(shí)時(shí)鐘信號(hào)，由于其分辨率為0.01秒，因此整個(gè)秒表的工作時(shí)鐘是在100Hz的時(shí)鐘信號(hào)下完成。當(dāng)秒表的計(jì)時(shí)小于1個(gè)小時(shí)時(shí)，顯示的格式是mm-ss-xx（mm表示分鐘：0～59；ss表示秒：0～59；xx表示百分之一秒：0～99），當(dāng)秒表的計(jì)時(shí)大于或等于一個(gè)小時(shí)時(shí)，顯示的和多功能時(shí)鐘是一樣的，就是hh-mm-ss（hh表示小時(shí)：0～99），由于秒表的功能和鐘表有所不同，因此秒表的hh表示的范圍不是0～23，而是0～99，這也是和多功能時(shí)鐘不一樣的地方。在設(shè)計(jì)秒表的時(shí)候，時(shí)鐘的選擇為100Hz。變量的選擇：因?yàn)閤x（0.01秒）和hh（小時(shí)）表示的范圍都是0～99，因此用兩個(gè)4位二進(jìn)制碼（BCD碼）表示；而ss（秒鐘）和mm（分鐘）表示的范圍是0～59，因此用一個(gè)3位的二進(jìn)制碼和一個(gè)4位的二進(jìn)制碼（BCD）碼表示。顯示的時(shí)候要注意的問題就是小時(shí)的判斷，如果小時(shí)是00，則顯示格式為mm-ss-xx，如果小時(shí)不為00，則顯示hh-mm-ss。系統(tǒng)設(shè)計(jì)方案秒表的邏輯結(jié)構(gòu)較簡單，它主要由顯示譯碼器、分頻器、十進(jìn)制計(jì)數(shù)器、六進(jìn)制計(jì)數(shù)器和報(bào)警器組成。四個(gè)10進(jìn)制計(jì)數(shù)器：用來分別對百分之一秒、十分之一秒、秒和分進(jìn)行計(jì)數(shù)；兩個(gè)6進(jìn)制計(jì)數(shù)器：用來分別對十秒和十分進(jìn)行計(jì)數(shù)；分頻器：用來產(chǎn)生100HZ計(jì)時(shí)脈沖；顯示譯碼器：完成對顯示的控制。根據(jù)電路持點(diǎn)，用層次設(shè)計(jì)概念將此設(shè)計(jì)任務(wù)分成若干模塊，規(guī)定每一模塊的功能和各模塊之間的接口。按適配劃分后的管腳定位，同相關(guān)功能塊硬件電路接口連線。用VHDL語言描述所有底層模塊。清零信號(hào)為異步清零。當(dāng)最高位記到6時(shí)停止計(jì)數(shù)顯示譯碼器全部顯示零，并發(fā)出十聲警報(bào)聲。按下復(fù)位按鈕后繼續(xù)計(jì)數(shù)。數(shù)字秒表擬由單片的CPLD/FPGA來實(shí)現(xiàn)，經(jīng)分析設(shè)計(jì)要求，擬定整個(gè)系統(tǒng)由10個(gè)模塊組成，原理圖如下：主要VHDL源程序十進(jìn)制計(jì)數(shù)器的VHDL源程序libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycount10isport(clk,start,clr:instd_logic; cout:outstd_logic; daout:outstd_logic_vector(3downto0));endcount10;architectureoneofcount10issignalq0:std_logic_vector(3downto0);signalq1:std_logic;beginprocess(clk,clr)beginifclr='1'thenq0<="0000"; elsif(clk'eventandclk='1')then ifstart='1'thenifq0="1001"thenq0<="0000";q1<='1';elseq0<=q0+1;q1<='0';endif; endif;endif;endprocess;daout<=q0;cout<=q1;endone;六進(jìn)制計(jì)數(shù)器的VHDL源程序libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycount6isport(clk,start,clr:instd_logic; cout:outstd_logic; daout:outstd_logic_vector(3downto0));endcount6;architecturetwoofcount10issignalq0:std_logic_vector(3downto0);signalq1:std_logic;beginprocess(clk,clr)beginifclr='1'thenq0<="0000"; elsif(clk'eventandclk='1')then ifstart='1'thenifq0="0101"thenq0<="0000";q1<='1';elseq0<=q0+1;q1<='0';endif; endif;endif;endprocess;daout<=q0;cout<=q1;endtwo;蜂鳴器的VHDL源程序libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityalarmisport(clk,I:instd_logic;q:outstd_logic);endalarm;architecturearofalarmissignaln:integerrange0to20;signalq0:std_logic;beginprocess(clk)beginifclk'eventandclk='1'thenifi='0'thenq0<='0';n<=0;elsifn<=19andi='1'thenq0<=notq0;n<=n+1;elseq0<='0';endif;endif;endprocess;q<=q0;endar;譯碼器的VHDL源程序libraryieee;useieee.std_logic_1164.all;entitydeledisport(num:instd_logic_vector(3downto0);led:outstd_logic_vector(6downto0));enddeled;architectureaofdeledisbeginprocess(num)begincasenumiswhen"0000"=>led<="0111111";when"0001"=>led<="0000110";when"0010"=>led<="1011011";when"0011"=>led<="1001111";when"0100"=>led<="1100110";when"0101"=>led<="1101101";when"0110"=>led<="1111101";when"0111"=>led<="0100111";when"1000"=>led<="1111111";when"1001"=>led<="1101111";whenothers=>led<="0000000";endcase;endprocess;enda;控制選擇器的VHDL源程序libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityseltimeis port(clr,clk:inbit;dain0,dain1,dain2,dain3,dain4,dain5:instd_logic_vector(3downto0);sel:outstd_logic_vector(2downto0);daout:outstd_logic_vector(3downto0));endseltime;architectureaofseltimeissignaltemp:integerrange0to5;beginprocess(clk)beginif(clr='1')thendaout<="0000";sel<="000";temp<=0;elsif(clk='1'andclk'event)theniftemp=5thentemp<=0;elsetemp<=temp+1;endif;casetempiswhen0=>sel<="000";daout<=dain0;when1=>sel<="001";daout<=dain1;when2=>sel<="010";daout<=dain2;when3=>sel<="011";daout<=dain3;when4=>sel<="100";daout<=dain4;when5=>sel<="101";daout<=dain5;endcase;endif;endprocess;enda;分頻器的VHDL源程序libraryieee;useieee.std_logic_1164.all;entitydivisport(clr,clk:instd_logic;q:bufferstd_logic);enddiv;architectureaofdivissignalcount:integerrange0to99999;beginprocess(clr,clk)beginif(clk'eventandclk='1')thenifclr='1'thencount<=0;elsifcount=99999thencount<=0;q<=notq;elsecount<=count+1;endif;endif;endprocess;enda;元原件例化的VHDL源程序libraryieee;useieee.std_logic_1164.all;entitymb_topisport(stop,start,clk:instd_logic;a,b,c,d,e,f,g,speaker:outstd_logic;sel:outstd_logic_vector(2downto0));endmb_top;architectureaofmb_topiscomponentdivport(clr,clk:instd_logic;q:bufferstd_logic);endcomponent;componentcount10port(clr,start,clk:instd_logic;cout:outstd_logic;daout:bufferstd_logic_vector(3downto0));endcomponent;componentcount6port(clr,start,clk:instd_logic;cout:outstd_logic;daout:bufferstd_logic_vector(3downto0));endcomponent;componentseltimeport(clr,clk:instd_logic;dain1:instd_logic_vector(3downto0);dain2:instd_logic_vector(3downto0);dain3:instd_logic_vector(3downto0);dain4:instd_logic_vector(3downto0);dain5:instd_logic_vector(3downto0);dain6:instd_logic_vector(3downto0);sel:outstd_logic_vector(2downto0);daout:outstd_logic_vector(3downto0));endcomponent;componentdeledport(num:instd_logic_vector(3downto0);led:outstd_logic_vector(6downto0));endcomponent;componentalarmport(clk,i:instd_logic;q:outstd_logic);endcomponent;signaldiv_q,b_cout,s_cout,m_cout,sm_cout,f_cout,sf_cout:std_logic;signalb_daout,s_daout,m_daout,sm_daout,f_daout,sf_daout,seltime_daout:std_logic_vector(3downto0);signalledout:std_logic_vector(6downto0);begina<=ledout(0);b<=ledout(1);c<=ledout(2);d<=ledout(3);e<=ledout(4);f<=ledout(5);g<=ledout(6);u1:divportmap(stop,clk,div_q);u2:count10portmap(stop,start,div_q,b_cout,b_daout);u3:count10portmap(stop,start,b_cout,s_cout,s_daout);u4:count10portmap(stop,start,s_cout,m_cout,m_daout);u5:count6portmap(stop,start,m_cout,sm_cout,sm_daout);u6:count10portmap(stop,start,sm_cout,f_cout,f_daout);u7:count6portmap(stop,start,f_cout,sf_cout,sf_daout);u8:seltimeportmap(stop,div_q,b_daout,s_daout,m_daout,sm_daout,f_daout,sf_daout,sel,seltime_daout);u9:deledportmap(seltime_daout,ledout);u10:alarmportmap(div_q,sf_cout,speaker);enda;系統(tǒng)仿真十進(jìn)制六進(jìn)制蜂鳴器譯碼器控制選擇器系統(tǒng)擴(kuò)展思路根據(jù)實(shí)驗(yàn)的內(nèi)容能夠適當(dāng)?shù)奶砑右恍┯袑?shí)際作用和可行性的功能，如能夠記錄并顯示多個(gè)數(shù)據(jù)。根據(jù)擴(kuò)展的內(nèi)容設(shè)計(jì)相應(yīng)的電路和模塊來完成擴(kuò)展的內(nèi)容。比如記錄和顯示多個(gè)數(shù)據(jù)，能夠用多個(gè)秒表進(jìn)行計(jì)數(shù)，在秒表電路的后面能夠添