電子教案數(shù)字電子技術第三章組合邏輯電路XXX1

27五月2023電子教案數(shù)字電子技術第三章組合邏輯電路XXX13.1組合邏輯電路的特點電路任一時刻的輸出狀態(tài)只決定于該時刻各輸入狀態(tài)的組合，而與電路的原狀態(tài)無關。

組合電路就是由門電路組合而成，電路中沒有記憶單元，沒有反饋通路。每一個輸出變量是全部或部分輸入變量的函數(shù)：L1=f1（A1、A2、…、Ai）L2=f2（A1、A2、…、Ai）……Lj=fj（A1、A2、…、Ai）

3.2、組合邏輯電路的分析方法分析過程一般包含4個步驟：例3.3.1：組合電路如圖所示，分析該電路的邏輯功能。（2）化簡與變換：（3）由表達式列出真值表。（4）分析邏輯功能：當A、B、C三個變量不一致時，電路輸出為“1”，所以這個電路稱為“不一致電路”。解：（1）由邏輯圖逐級寫出邏輯表達式。為了寫表達式方便，借助中間變量P。例3.3.1：設計一個三人表決電路，結果按“少數(shù)服從多數(shù)”的原則決定。解：（1）列真值表：（3）化簡。（2）由真值表寫出邏輯表達式：3.3組合邏輯電路的設計方法小規(guī)模（SSI）中規(guī)模（MSI）大規(guī)模（LSI）超大規(guī)模（VLSI）設計過程的基本步驟：如果，要求用與非門實現(xiàn)該邏輯電路，就應將表達式轉換成與非—與非表達式：

畫出邏輯圖如圖所示。

得最簡與—或表達式：（4）畫出邏輯圖。解：（1）列真值表：例3.3.2：設計一個電話機信號控制電路。電路有I0（火警）、I1（盜警）和I2（日常業(yè)務）三種輸入信號，通過排隊電路分別從L0、L1、L2輸出，在同一時間只能有一個信號通過。如果同時有兩個以上信號出現(xiàn)時，應首先接通火警信號，其次為盜警信號，最后是日常業(yè)務信號。試按照上述輕重緩急設計該信號控制電路。要求用集成門電路7400（每片含4個2輸入端與非門）實現(xiàn)。

（2）由真值表寫出各輸出的邏輯表達式：

（3）根據(jù)要求，將上式轉換為與非表達式：

（4）畫出邏輯圖。例3.3.3：設計一個將余3碼變換成8421BCD碼的組合邏輯電路。解：（1）根據(jù)題目要求，列出真值表：（2）用卡諾圖進行化簡。（注意利用無關項）（3）由邏輯表達式畫出邏輯圖。3.4組合邏輯模塊及其應用3.4.1編碼器

一.編碼器的基本概念及工作原理

編碼——將特定的邏輯信號編為一組二進制代碼。

能夠?qū)崿F(xiàn)編碼功能的邏輯部件稱為編碼器。一般而言，N個不同的信號，至少需要n位二進制數(shù)編碼。N和n之間滿足下列關系:2n≥N

例：設計一個鍵控8421BCD碼編碼器。（2）由真值表寫出各輸出的邏輯表達式為：解：（1）列出真值表：重新整理得：（3）由表達式畫出邏輯圖：（4）增加控制使能標志GS：當按下S0～S9任意一個鍵時，GS=1，表示有信號輸入；當S0～S9均沒按下時，GS=0，表示沒有信號輸入。二.二進制編碼器

3位二進制編碼器有8個輸入端，3個輸出端，所以常稱為8線—3線編碼器，其功能真值表見下表：（輸入為高電平有效）

由真值表寫出各輸出的邏輯表達式為：

用門電路實現(xiàn)邏輯電路：三．優(yōu)先編碼器——允許同時輸入兩個以上信號，并按優(yōu)先級輸出。

集成優(yōu)先編碼器舉例——74148（8線-3線）注意：該電路為反碼輸出。EI為使能輸入端(低電平有效)，EO為使能輸出端(高電平有效)，GS為優(yōu)先編碼工作標志(低電平有效)。三．優(yōu)先編碼器——允許同時輸入兩個以上信號，并按優(yōu)先級輸出。

集成優(yōu)先編碼器舉例——74148（8線-3線）注意：該電路為反碼輸出。EI為使能輸入端(低電平有效)，EO為使能輸出端(高電平有效)，GS為優(yōu)先編碼工作標志(低電平有效)。

四．編碼器的應用

1．編碼器的擴展用兩片74148優(yōu)先編碼器串行擴展實現(xiàn)的16線—4線優(yōu)先編碼器2．組成8421BCD編碼器3.4.2譯碼器

一．譯碼器的基本概念及工作原理譯碼器——將輸入代碼轉換成特定的輸出信號例：2線—4線譯碼器寫出各輸出函數(shù)表達式：

畫出邏輯電路圖：二、集成譯碼器1.二進制譯碼器74138——3線—8線譯碼器2.8421BCD譯碼器7442三、譯碼器的應用1．譯碼器的擴展用兩片74138擴展為4線—16線譯碼器2．實現(xiàn)組合邏輯電路例3.4.2.1試用譯碼器和門電路實現(xiàn)邏輯函數(shù)：解：將邏輯函數(shù)轉換成最小項表達式，再轉換成與非—與非形式。=m3+m5+m6+m7=用一片74138加一個與非門就可實現(xiàn)該邏輯函數(shù)。

例3.4.2.2某組合邏輯電路的真值表如表4.2.4所示，試用譯碼器和門電路設計該邏輯電路。解：寫出各輸出的最小項表達式，再轉換成與非—與非形式:

用一片74138加三個與非門就可實現(xiàn)該組合邏輯電路?？梢姡米g碼器實現(xiàn)多輸出邏輯函數(shù)時，優(yōu)點更明顯。3．構成數(shù)據(jù)分配器

數(shù)據(jù)分配器——將一路輸入數(shù)據(jù)根據(jù)地址選擇碼分配給多路數(shù)據(jù)輸出中的某一路輸出。用譯碼器設計一個“1線-8線”數(shù)據(jù)分配器

四、數(shù)字顯示譯碼器常用的數(shù)字顯示器有多種類型，按顯示方式分，有字型重疊式、點陣式、分段式等。

按發(fā)光物質(zhì)分，有半導體顯示器，又稱發(fā)光二極管(LED)顯示器、熒光顯示器、液晶顯示器、氣體放電管顯示器等。1．七段數(shù)字顯示器原理按內(nèi)部連接方式不同，七段數(shù)字顯示器分為共陰極和共陽極兩種。2．七段顯示譯碼器7448七段顯示譯碼器7448是一種與共陰極數(shù)字顯示器配合使用的集成譯碼器。7448的邏輯功能：（1）正常譯碼顯示。LT=1，BI/RBO=1時，對輸入為十進制數(shù)l～15的二進制碼（0001～1111）進行譯碼，產(chǎn)生對應的七段顯示碼。（2）滅零。當LT=1，而輸入為0的二進制碼0000時，只有當RBI=1時，才產(chǎn)生0的七段顯示碼,如果此時輸入RBI=0，則譯碼器的a～g輸出全0，使顯示器全滅；所以RBI稱為滅零輸入端。（3）試燈。當LT=0時，無論輸入怎樣，a～g輸出全1，數(shù)碼管七段全亮。由此可以檢測顯示器七個發(fā)光段的好壞。LT稱為試燈輸入端。（4）特殊控制端BI/RBO。BI/RBO可以作輸入端，也可以作輸出端。

作輸入使用時，如果BI=0時，不管其他輸入端為何值，a～g均輸出0，顯示器全滅。因此BI稱為滅燈輸入端。

作輸出端使用時，受控于RBI。當RBI=0，輸入為0的二進制碼0000時，RBO=0，用以指示該片正處于滅零狀態(tài)。所以，RBO又稱為滅零輸出端。將BI/RBO和RBI配合使用，可以實現(xiàn)多位數(shù)顯示時的“無效0消隱”功能。具有無效0消隱功能的多位數(shù)碼顯示系統(tǒng)

3.4.3數(shù)據(jù)選擇器一、數(shù)據(jù)選擇器的基本概念及工作原理

數(shù)據(jù)選擇器——根據(jù)地址選擇碼從多路輸入數(shù)據(jù)中選擇一路，送到輸出。例：四選一數(shù)據(jù)選擇器根據(jù)功能表，可寫出輸出邏輯表達式：由邏輯表達式畫出邏輯圖：二、集成數(shù)據(jù)選擇器集成數(shù)據(jù)選擇器74151（8選1數(shù)據(jù)選擇器）三、數(shù)據(jù)選擇器的應用1．數(shù)據(jù)選擇器的通道擴展用兩片74151組成“16選1”數(shù)據(jù)選擇器2．實現(xiàn)組合邏輯函數(shù)（1）當邏輯函數(shù)的變量個數(shù)和數(shù)據(jù)選擇器的地址輸入變量個數(shù)相同時，可直接用數(shù)據(jù)選擇器來實現(xiàn)邏輯函數(shù)。

例4.3.1試用8選1數(shù)據(jù)選擇器74151實現(xiàn)邏輯函數(shù)：解：將邏輯函數(shù)轉換成最小項表達式：

=m3+m5+m6+m7畫出連線圖。（2）當邏輯函數(shù)的變量個數(shù)大于數(shù)據(jù)選擇器的地址輸入變量個數(shù)時。

例4.3.2試用4選1數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)：解：將A、B接到地址輸入端，C加到適當?shù)臄?shù)據(jù)輸入端。作出邏輯函數(shù)L的真值表，根據(jù)真值表畫出連線圖。3.4.4加法器一、加法器的基本概念及工作原理加法器——實現(xiàn)兩個二進制數(shù)的加法運算

1．半加器——只能進行本位加數(shù)、被加數(shù)的加法運算而不考慮低位進位。列出半加器的真值表：畫出邏輯電路圖。由真值表直接寫出表達式:如果想用與非門組成半加器，則將上式用代數(shù)法變換成與非形式：由此畫出用與非門組成的半加器。2．全加器——能同時進行本位數(shù)和相鄰低位的進位信號的加法運算。由真值表直接寫出邏輯表達式，再經(jīng)代數(shù)法化簡和轉換得：根據(jù)邏輯表達式畫出全加器的邏輯電路圖：

二、多位數(shù)加法器4位