【無線射頻芯片】-絕對干貨！PLL芯片接口常見的11個問題以及應(yīng)對方法

1/1絕對干貨！PLL芯片接口常見的11個問題以及應(yīng)對方法鎖相環(huán)（PLL）是一種反饋系統(tǒng)，其中電壓掌握振蕩器（VCO）和相位比較器相互連接，使得振蕩器可以相對于參考信號維持恒定的相位角度。在使用PLL的過程中您都遇到過哪些問題呢？咱們工程師整理了PLL芯片接口方面最常見的11個問題，這里共享給大家！

1、參考晶振有哪些要求？該如何選擇參考源？

波形：可以使正弦波，也可以為方波。

功率：滿意參考輸入靈敏度的要求。

穩(wěn)定性：通常用TCXO，穩(wěn)定性要求2ppm。這里給出幾種參考的穩(wěn)定性指標和相位噪聲指標。

頻率范圍：ADI供應(yīng)的PLL產(chǎn)品也可以工作在低于最小的參考輸入頻率下，條件是輸入信號的轉(zhuǎn)換速率要滿意給定的要求。

建議

在PLL頻率綜合器的設(shè)計中，我們推舉使用溫度補償型晶振（TCXO）。在需要微調(diào)參考的狀況下使用VCXO，需要留意VCXO靈敏度比較小，比如100Hz/V，所以設(shè)計環(huán)路濾波器的帶寬不能很大（比如200Hz），否則構(gòu)成濾波器的電容將會很大，而電阻會很小。一般有源晶振，由于其溫度穩(wěn)定性差，在高精度的頻率設(shè)計中不推舉使用。

2、能具體解釋下掌握時序、電平及要求嗎？

ADI的全部鎖相環(huán)產(chǎn)品掌握接口均為三線串行掌握接口，如圖1所示。要留意的是：在ADI的PLL產(chǎn)品中，大多數(shù)的時序圖如圖1中上面的圖所示，該圖是錯誤的，正確的時序圖如圖1中下面的圖所示，LE的上升沿應(yīng)跟Clock的上升沿對齊，而非Clock的下降沿。

圖1、PLL頻率合成器的串行掌握接口（3WireSerialInterface）

掌握接口由時鐘CLOCK，數(shù)據(jù)DATA，加載使能LE構(gòu)成。加載使能LE的下降沿供應(yīng)起始串行數(shù)據(jù)的同步。串行數(shù)據(jù)先移位到PLL頻率合成器的移位寄存器中，然后在LE的上升沿更新內(nèi)部相應(yīng)寄存器。留意到時序圖中有兩種LE的掌握方法。

SPI掌握接口為3V/3.3VCMOS電平。另外，需要留意的是對PLL芯片的寄存器進行寫操作時，需要根據(jù)肯定的次序來寫，詳細請參照芯片資料中的描述。特殊地，在對ADF4360的寄存器進行操作時，留意在寫掌握寄存器和N計數(shù)器間要有肯定的延時。

掌握信號的產(chǎn)生，可以用MCU，DSP，或者FPGA。產(chǎn)生的時鐘和數(shù)據(jù)肯定要潔凈，過沖小。當用FPGA產(chǎn)生時，要避開競爭和冒險現(xiàn)象，防止產(chǎn)生毛刺。假如毛刺無法避開，可以在數(shù)據(jù)線和時鐘線上并聯(lián)一個10~47pF的電容，來汲取這些毛刺。

3、掌握多片PLL芯片時，串行掌握線是否可以復(fù)用？

一般地，掌握PLL的信號包括：CE，LE，CLK，DATA。CLK和DATA信號可以共用，即占用2個MCU的IO口，用LE信號來掌握對哪個PLL芯片進行操作。多個LE信號也可以共用一個MCU的IO口，這時需要用CE信號對芯片進行上電和下電的掌握。

4、可否簡要介紹環(huán)路濾波器參數(shù)的設(shè)置？

ADIsimPLLV3.3使應(yīng)用工程師從繁雜的數(shù)學(xué)計算中解脫出來。我們只要輸入設(shè)置環(huán)路濾波器的幾個關(guān)鍵參數(shù)，ADIsimPLL就可以自動計算出我們所需要的濾波器元器件的數(shù)值。這些參數(shù)包括，鑒相頻率PFD，電荷泵電流Icp，環(huán)路帶寬BW，相位裕度，VCO掌握靈敏度Kv，濾波器的形式（有源還是無源，階數(shù)）。計算出的結(jié)果往往不是我們在市面上能夠買到的元器件數(shù)值，只要選擇一個最接近元器件的就可以。

通常環(huán)路的帶寬設(shè)置為鑒相頻率的1/10或者1/20。

相位裕度設(shè)置為45度。

濾波器優(yōu)先選擇無源濾波器。濾波器開環(huán)增益和閉環(huán)增益以及相位噪聲圖之間的關(guān)系。閉環(huán)增益的轉(zhuǎn)折頻率就是環(huán)路帶寬。相位噪聲圖上，該點對應(yīng)于相位噪聲曲線的轉(zhuǎn)折頻率。假如設(shè)計的鎖相環(huán)噪聲太大，就會消失頻譜分析儀上看到的轉(zhuǎn)折頻率大于所設(shè)定的環(huán)路帶寬。

5、環(huán)路濾波器采納有源濾波器還是無源濾波器？

有源濾波器由于采納放大器而引入噪聲，所以采納有源濾波器的PLL產(chǎn)生的頻率的相位噪聲性能會比采納無源濾波器的PLL輸出差。因此在設(shè)計中我們盡量選用無源濾波器。其中三階無源濾波器是最常用的一種結(jié)構(gòu)。PLL頻率合成器的電荷泵電壓Vp一般取5V或者稍高，電荷泵電流通過環(huán)路濾波器積分后的最大掌握電壓低于Vp或者接近Vp。

假如VCO/VCXO的掌握電壓在此范圍之內(nèi)，無源濾波器完全能夠勝任；假如VCO/VCXO的掌握電壓超出了Vp，或者特別接近Vp的時候，就需要用有源濾波器。在對環(huán)路誤差信號進行濾波的同時，也供應(yīng)肯定的增益，從而調(diào)整VCO/VCXO掌握電壓到合適的范圍。

那么如何選擇有源濾波器的放大器呢？這類應(yīng)用主要關(guān)懷一下的技術(shù)指標：

低失調(diào)電壓（LowOffsetVoltage）[通常小于500uV]

低偏流（LowBiasCurrent）[通常小于50pA]假如是單電源供電，需要考慮使用軌到軌（Rail-to-Rail）輸出型放大器。

6、PLL對于VCO有什么要求？如何設(shè)計VCO輸出功率安排器？

選擇VCO時，盡量選擇VCO的輸出頻率對應(yīng)的掌握電壓在可用調(diào)諧電壓范圍的中點。選用低掌握電壓的VCO可以簡化PLL設(shè)計。

VCO的輸出通過一個簡潔的電阻安排網(wǎng)絡(luò)來完勝利率安排。從VCO的輸出看到電阻網(wǎng)絡(luò)的阻抗為18+(18+50)//(18+50)=52ohm。形成與VCO的輸出阻抗匹配。下圖中ABC三點功率關(guān)系。B，C點的功率比A點小6dB。

如下圖是ADF4360-7輸出頻率在850MHz~950MHz時的輸出匹配電路，留意該例是匹配到50歐的負載。假如負載是75歐，那么匹配電路無需改動，ADF4360-7的輸出級為電流源，負載值的小變動不會造成很大的影響，但要留意差分輸出端的負載需相等。

7、如何設(shè)置電荷泵的極性？

在下列狀況下，電荷泵的極性為正。

環(huán)路濾波器為無源濾波器，VCO的掌握靈敏度為正（即，隨著掌握電壓的上升，輸出頻率增大）。

在下列狀況下，電荷泵的極性為負。

環(huán)路濾波器為有源濾波器，并且放大環(huán)節(jié)為反相放大；VCO的掌握靈敏度為正。

環(huán)路濾波器為無源濾波器，VCO的掌握靈敏度為負。

PLL分頻應(yīng)用，濾波器為無源型。即參考信號直接RF反饋分頻輸入端，VCO反饋到參考輸入的狀況。

8、鎖定指示電路如何設(shè)計？

PLL鎖定指示分為模擬鎖定指示和數(shù)字鎖定指示兩種。

鑒相器和電荷泵原理圖

數(shù)字鎖定指示：

當PFD的輸入端連續(xù)檢測到相位誤差小于15ns的次數(shù)為3(5)次，那么PLL就會給出數(shù)字鎖定指示。

數(shù)字鎖定指示的工作頻率范圍：通常為5kHz~50MHz。在更低的PFD頻率上，漏電流會觸發(fā)鎖定指示電路；在更高的頻率上，15ns的時間裕度不再適合。在數(shù)字鎖定指示的工作頻段范圍之外，推舉使用模擬鎖定指示。

模擬鎖定指示：

對電荷泵輸入端的Up脈沖和Down脈沖進行異或處理后得出的脈沖串。所以當鎖定時，鎖定指示電路的輸出為帶窄負脈沖串的高電平信號。圖為一個典型的模擬鎖定指示輸出（MUXOUT輸出端單獨加上拉電阻的狀況）。

模擬鎖定指示的輸出級為N溝道開漏結(jié)構(gòu)，需要外接上拉電阻，通常為10KOhm~160kohm。我們可以通過一個積分電路（低通濾波器）得到一個平坦的高電平輸出，如圖所是的藍色框電路。

誤鎖定的一個條件：

參考信號REFIN信號丟失。當REFIN信號與PLL頻合器斷開連接時，PLL明顯會失鎖；然而，ADF41xx系列的PLL，其數(shù)字鎖定指示用REFIN時鐘來檢查是否鎖定，假如PLL從前已經(jīng)鎖定，REFIN時鐘突然丟失，PLL會連續(xù)顯示鎖定狀態(tài)。解決方法是使用模擬鎖定指示。

當VCXO代替VCO時，PLL經(jīng)常失鎖的緣由。以ADF4001為例說明。VCXO的輸入阻抗通常較小（相對于VCO而言），大約為100kohm。這樣VCXO需要的電流必需由PLL來供應(yīng)。PFD=2MHz，Icp=1.25mA，Vtune=4V，VCXO輸入阻抗=100kohm，VCXO掌握口電流=4/100k=40uA。在PFD輸入端，用于抵消VCXO的輸入電流而需要的靜態(tài)相位誤差

16ns15ns，所以，數(shù)字鎖定指示為低電平。

解決方法1，使用模擬鎖定指示。

解決方法2，使用更高的電荷泵電流來減小靜態(tài)相位誤差。增大環(huán)路濾波器電容，使放電變緩。

9、PLL對射頻輸入信號有什么要求？

頻率指標：可以工作在低于最小的射頻輸入信號頻率上，條件是RF信號的SlewRate滿意要求。

例如，ADF4106數(shù)據(jù)手冊規(guī)定最小射頻輸入信號500MHz，功率為-10dBm，這相應(yīng)于峰峰值為200mV，slewrate=314V/us。假如您的輸入信號頻率低于500MHz，但功率滿意要求，并且slewrate大于314V/us，那么ADF4106同樣能夠正常工作。通常LVDS驅(qū)動器的轉(zhuǎn)換速率可以很簡單達到1000V/us。

10、PLL芯片對電源的要求有哪些？

要求PLL電源和電荷泵電源具有良好的退耦，相比之下，電荷泵的電源具有更加嚴格的要求。詳細實現(xiàn)如下：

在電源引腳出依次放置0.1uF，0.01uF，100pF的電容。最大限度濾除電源線上的干擾。大電容的等效串聯(lián)電阻往往較大，而且對高頻噪聲的濾波效果較差，高頻噪聲的抑制需要用小容值的電容。下圖可以看到，隨著頻率的上升，經(jīng)過肯定的轉(zhuǎn)折頻率后，電容開頭呈現(xiàn)電感的特性。不同的電容值，其轉(zhuǎn)折頻率往往不同，電容越大，轉(zhuǎn)折頻率越低，其濾除高頻信號的力量越差。

另外在電源線上串聯(lián)一個小電阻（18ohm）也是隔離噪聲的一種常用方法。

11、內(nèi)部集成了VCO的ADF4360-x，其VCO中心頻率如何設(shè)定？

VCO的中心頻率由下列三個因素打算。

1）VCO的電容CVCO

2）由芯片內(nèi)部BondWires引入的電感LBW

3）外置電感LEXT。即

其中前2項由器件打算，這樣只要給定一個外置電感，就可以得到VCO的輸出中心頻率。