EDA技術(shù)概述課件

2023/6/41EDA技術(shù)與VHDL第1章概述

2023/6/42

在計算機(jī)技術(shù)的強(qiáng)勁推動下，電子技術(shù)獲得了飛速的發(fā)展，電子產(chǎn)品幾乎滲透了工業(yè)、生活的各個領(lǐng)域，電子技術(shù)發(fā)展的根基是微電子技術(shù)的進(jìn)步，即建立在半導(dǎo)體工藝技術(shù)的大規(guī)模集成電路加工技術(shù)。微電子技術(shù)和現(xiàn)代電子設(shè)計技術(shù)相互促進(jìn)相互推動又相互制約。隨著電子技術(shù)、仿真技術(shù)、電子工藝和設(shè)計技術(shù)與新的計算機(jī)軟件技術(shù)的融合和升華，從而產(chǎn)生了EDA（ElectronicsDesignAutomation）技術(shù)。1.1電子設(shè)計自動化技術(shù)及其發(fā)展

2023/6/431.1電子設(shè)計自動化技術(shù)及其發(fā)展

EDA技術(shù)的涵義

廣義的EDA技術(shù)、狹義EDA技術(shù)

廣義定義：以計算機(jī)硬件和系統(tǒng)軟件為基本工作平臺，繼承和借鑒前人在電路和系統(tǒng)、數(shù)據(jù)庫、圖形學(xué)、圖論和拓?fù)溥壿?、計算?shù)學(xué)、優(yōu)化理論等多學(xué)科的最新科技成果而研制的商品化EDA通用支撐軟件和應(yīng)用軟件包。廣義的EDA技術(shù):1）計算機(jī)輔助分析CAA(如PSPICEEWBMATLAB等）2）印刷線路板計算機(jī)輔助設(shè)計（如protelorCAD等）3）大規(guī)模PLD器件的設(shè)計。4）專用集成芯片ASIC的設(shè)計2023/6/44EDA技術(shù)是以大規(guī)?？删幊踢壿嬈骷樵O(shè)計載體，以硬件描述語言為系統(tǒng)邏輯描述的主要表達(dá)方式，以計算機(jī)、大規(guī)?？删幊踢壿嬈骷拈_發(fā)軟件及實驗開發(fā)系統(tǒng)為設(shè)計工具，通過有關(guān)的開發(fā)軟件，自動完成用軟件的方法設(shè)計電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯、邏輯化簡、邏輯分割、邏輯綜合及優(yōu)化、邏輯布局布線、邏輯仿真，直至對于特定目標(biāo)芯片的適配編譯、邏輯映射、編程下載等工作，最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T新技術(shù)。EDA一般定義：2023/6/45狹義EDA技術(shù)：

1）大規(guī)模PLD（ProgrammbleLogicDevices)器件的設(shè)計－－半定制芯片.由用戶編程以實現(xiàn)特定邏輯功能的集成器件。它的EDA設(shè)計從邏輯門電路、觸發(fā)器開始進(jìn)行，能重復(fù)設(shè)計、任意修改。

2）專用集成芯片ASIC(ApplicationSpecificIntegratedCircuit)的設(shè)計－－全定制芯片.可以從用P、N半導(dǎo)體材料設(shè)計晶體管開始設(shè)計電子系統(tǒng)(也稱為版圖級設(shè)計）。

EDA技術(shù)的進(jìn)步表現(xiàn)在：

使得設(shè)計者的工作僅限于軟件方式，即利用硬件描述語言和EDA軟件來完成對系統(tǒng)硬件功能的實現(xiàn)。2023/6/461.1電子設(shè)計自動化技術(shù)及其發(fā)展20世紀(jì)70年代EDA技術(shù)雛形20世紀(jì)80年代EDA技術(shù)基礎(chǔ)形成20世紀(jì)90年代EDA技術(shù)成熟和實用

現(xiàn)代電子設(shè)計技術(shù)的核心已日趨轉(zhuǎn)向基于計算機(jī)的電子設(shè)計自動化技術(shù)EDA（ElectronicDesignAutomation）技術(shù)。2023/6/47EDA技術(shù)發(fā)展分為三個階段：1）．20世紀(jì)70年代的計算機(jī)輔助設(shè)計CAD（ComputerAidedDesign）階段2）．20世紀(jì)80年代的計算機(jī)輔助工程設(shè)計CAE（ComputerAidedEngineering）階段3）．20世紀(jì)90年代電子系統(tǒng)設(shè)計自動化EDA階段2023/6/481）.計算機(jī)輔助設(shè)計CAD階段特點(diǎn)

這個階段分別研制了一些相對獨(dú)立的軟件工具，典型的有PCB制板布線設(shè)計，以及其它用于電路仿真的工具，該階段的主要貢獻(xiàn)使設(shè)計者從繁瑣、重復(fù)的計算和繪圖中解脫出來。該階段的產(chǎn)品主要有如AUTOCAD、TANGO、PROTEL、SPICE等軟件。

局限：

各個軟件工具包相互獨(dú)立而且是由不同公司開發(fā)的，因此一般每個工具包只完成一個任務(wù)。同時，該時期的EDA軟件不能處理復(fù)雜電子系統(tǒng)設(shè)計中的系統(tǒng)級綜合與仿真。2023/6/492）.計算機(jī)輔助工程設(shè)計CAE階段特點(diǎn)EDA工具則以邏輯模擬、定時分析、故障仿真、自動布局和布線為核心，重點(diǎn)解決電路設(shè)計沒有完成之前的功能檢測等問題。

局限：大部分從原理圖出發(fā)的EDA工具仍然不能適應(yīng)復(fù)雜電子系統(tǒng)的設(shè)計要求，而具體化的元件圖形制約著優(yōu)化設(shè)計。2023/6/4103）.電子系統(tǒng)設(shè)計自動化EDA階段EDA工具不僅具有電子系統(tǒng)設(shè)計的能力，而且能提供獨(dú)立于工藝和廠家的系統(tǒng)級設(shè)計能力，具有高級抽象的設(shè)計構(gòu)思手段。設(shè)計工具完全集成化，可以實現(xiàn)以HDL語言為主的系統(tǒng)級綜合與仿真，從設(shè)計輸入到版圖的形成，幾乎不需要人工干預(yù)，因此整個流程實現(xiàn)自動化。該階段的EDA的發(fā)展還促進(jìn)設(shè)計方法的轉(zhuǎn)變，由傳統(tǒng)的自底向上的設(shè)計方法逐漸轉(zhuǎn)變?yōu)樽皂斚蛳碌脑O(shè)計方法。2023/6/41121世紀(jì)后●

在FPGA上實現(xiàn)DSP應(yīng)用成為可能?！裨谝粏纹現(xiàn)PGA中實現(xiàn)一個完備的可隨意重構(gòu)的嵌入式系統(tǒng)成為可能?！裨诜抡婧驮O(shè)計兩方面支持標(biāo)準(zhǔn)硬件描述語言的功能強(qiáng)大的EDA軟件不斷推出?！耠娮宇I(lǐng)域各學(xué)科的界限更加模糊，更互為包容?！?/p>

用于ASIC設(shè)計的標(biāo)準(zhǔn)單元已涵蓋大規(guī)模電子系統(tǒng)及復(fù)雜IP核模塊?！褴浻睮P核在電子行業(yè)的產(chǎn)業(yè)領(lǐng)域廣泛應(yīng)用?！馭oC高效低成本設(shè)計技術(shù)的成熟?！駨?fù)雜電子系統(tǒng)的設(shè)計和驗證趨于簡單。1.1電子設(shè)計自動化技術(shù)及其發(fā)展

2023/6/412EDA技術(shù)電子系統(tǒng)設(shè)計的最終目標(biāo)表現(xiàn)為：半定制或全定制ASIC（專用集成芯片）設(shè)計FPGA/CPLD（或稱可編程ASIC）開發(fā)應(yīng)用可以歸結(jié)為：

專用集成芯片（ASIC）的設(shè)計和實現(xiàn)。

ASIC是容納用戶通過EDA技術(shù)獎電子應(yīng)用系統(tǒng)的既定功能和技術(shù)指標(biāo)具體實現(xiàn)的硬件物理實體平臺。1.2EDA技術(shù)應(yīng)用對象

2023/6/4131.2EDA技術(shù)應(yīng)用對象

1.可編程邏輯器件2.半定制或全定制ASIC

3.混合ASIC

ASIC的實現(xiàn)途徑：2023/6/4141.大規(guī)?？删幊踢壿嬈骷LD（ProgrammbleLogicDevices)1）

FPGA(FieldProgrammableGateArray)現(xiàn)場可編程門陣列2）CPLD(ComplexPLD)復(fù)雜可編程邏輯器件是目前實用最多的二種大規(guī)?？删幊踢壿嬈骷?。通常被稱為可編程專用IC或可編程ASIC目前世界生產(chǎn)PLD器件的主流公司：

Xilinx、Altera、Lattice

高集成度、高速度和高可靠性是FPGA/CPLD最明顯的特點(diǎn)，其時鐘延時可小至ns級(即工作頻率可達(dá)幾百兆HZ)。結(jié)合其并行工作方式，在超高速應(yīng)用領(lǐng)域和實時測控方面有著非常廣闊的應(yīng)用前景。2023/6/415

FPGA/CPLD的集成規(guī)模非常大，可利用先進(jìn)的EDA工具進(jìn)行電子系統(tǒng)設(shè)計和產(chǎn)品開發(fā)。由于開發(fā)工具的通用性、設(shè)計語言的標(biāo)準(zhǔn)化以及設(shè)計過程幾乎與所用器件的硬件結(jié)構(gòu)沒有關(guān)系，因而設(shè)計開發(fā)的各類邏輯功能塊軟件具有很好的兼容性和可移植性。它幾乎可用于任何型號和規(guī)模的FPGA/CPLD中，從而使得產(chǎn)品設(shè)計效率大幅度提高。

2023/6/4162.半定制或全定制ASIC1）全定制------芯片完全由廠家按特定電路功能制造性能最佳物理成本最低可模數(shù)混合設(shè)計成本大開發(fā)周期長開發(fā)風(fēng)險大缺點(diǎn)：優(yōu)點(diǎn)：設(shè)計人員從晶體管的版圖尺寸、位置和互連線開始設(shè)計,以達(dá)到芯片面積利用率高、速度快、功耗低的最優(yōu)性能2023/6/417

目前半定制ASIC主要有門陣列、標(biāo)準(zhǔn)單元和可編程邏輯器件三種。2）半定制-----芯片上的器件由廠家制造，但金屬連線由用戶自己設(shè)計2023/6/4183.混合ASIC

主要指既具有面向用戶的FPGA可編程功能和邏輯資源，同時也含有可方便調(diào)用和配置的硬件標(biāo)準(zhǔn)單元模塊，如CPU、RAM、ROM、硬件加法器、乘法器、鎖存環(huán)節(jié)等。2023/6/4191.3硬件描述語言VHDLEDA技術(shù)主要包含以下四個方面內(nèi)容：（1）可編程邏輯器件；

（2）硬件描述語言；

（3）軟件開發(fā)工具；

（4）實驗開發(fā)系統(tǒng)。

2023/6/4201.3硬件描述語言VHDLHDLVHDLVerilogHDLSystemVerilogSystemC在EDA設(shè)計中使用最多，也得到幾乎所有的主流EDA工具的支持這兩種HDL語言還處于完善過程中，主要加強(qiáng)了系統(tǒng)驗證方面的功能。2023/6/421HDL是電子系統(tǒng)硬件行為描述、結(jié)構(gòu)描述、數(shù)據(jù)流描述的語言。硬件描述的語言種類很多，有的從PASCAL發(fā)展而來，也有一些從C語言發(fā)展而來。有些HDL已成為IEEE標(biāo)準(zhǔn)，但大部分是本企業(yè)標(biāo)準(zhǔn)。目前常用的硬件描述語言有：

VHDL、Verilog、ABEL1.3硬件描述語言VHDL

2023/6/422VHDL語言作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語言，在電子工程領(lǐng)域，已成為通用硬件描述語言Verilog語言支持的EDA工具較多，適用于RTL級和門電路級的描述，其綜合過程較VHDL稍簡單，但其在高級描述方面不如VHDL。ABEL語言一種支持各種不同輸入方式的HDL，被廣泛用于各種可編程邏輯器件的邏輯功能設(shè)計，由于其語言描述的獨(dú)立性，因而能夠適用于各種不同規(guī)模的可編程器件的設(shè)計。1.3硬件描述語言VHDL

2023/6/4231.4EDA技術(shù)的優(yōu)勢

1．保證設(shè)計過程的正確性，大大降低設(shè)計成本，縮短設(shè)計周期。2．有各類庫的支持。3．極大地簡化設(shè)計文檔的管理。4．日益強(qiáng)大的邏輯設(shè)計仿真測試技術(shù)。5．設(shè)計者擁有完全的自主權(quán)，再無受制于人之虞。6．良好的可移植與可測試性，為系統(tǒng)開發(fā)提供了可靠的保證。7．能將所有設(shè)計環(huán)節(jié)納入統(tǒng)一的自頂向下的設(shè)計方案中。8．EDA不但在整個設(shè)計流程上充分利用計算機(jī)的自動設(shè)計能力，而且在各個設(shè)計層次上利用計算機(jī)完成不同內(nèi)容的仿真模擬，在系統(tǒng)板設(shè)計結(jié)束后仍可利用計算機(jī)對硬件系統(tǒng)進(jìn)行完整的測試。2023/6/424

完整地了解EDA技術(shù)的設(shè)計流程，對于正確選擇和使用EDA軟件、優(yōu)化設(shè)計項目、提高設(shè)計效率十分有益。一個完整的EDA設(shè)計流程既是自頂向下設(shè)計方法的具體實施途徑，也是EDA工具軟件本身的組成結(jié)構(gòu)。在實踐中進(jìn)一步了解支持這一設(shè)計流程的諸多設(shè)計工具，有利于有效地排除設(shè)計中出現(xiàn)的問題、提高設(shè)計質(zhì)量及總結(jié)經(jīng)驗。1.5面向FPGA的EDA開發(fā)流程

2023/6/4251.5面向FPGA的EDA開發(fā)流程2023/6/4261.5.1設(shè)計輸入

利用EDA技術(shù)進(jìn)行一項工程設(shè)計，首先需要利用EDA工具的文本編輯器或圖形編輯器將設(shè)計工程用文本方式或圖形方式表達(dá)出來，進(jìn)行排錯編譯，為進(jìn)一步的邏輯綜合作準(zhǔn)備。常用的源程序輸入方式有三種：

1）原理圖輸入方式：

2）HDL程序的文本輸入方式：

3）狀態(tài)圖（波形圖）輸入方式：2023/6/4271.原理圖輸入方式：

利用EDA工具提供的圖形編輯器以原理圖的方式進(jìn)行輸入。原理圖輸入方式比較容易掌握，直觀且方便，所畫的電路原理圖與傳統(tǒng)的器件連接方式完全一樣，很容易被人接受，而且編輯器中有許多現(xiàn)成的單元器件可以利用，自己也可以根據(jù)需要設(shè)計元件。2023/6/428優(yōu)點(diǎn)：容易掌握，直觀且方便。缺點(diǎn)：畫圖麻煩，不易修改

A

B

C

1

&

L

2023/6/4292.HDL程序的文本輸入方式：HDL程序的文本輸入方式是最一般化、最具普遍性的輸入方法，任何支持HDL的EDA工具都支持文本方式的編輯和編譯。這種方式與傳統(tǒng)的計算機(jī)軟件語言編輯輸入基本一致，克服了上述原理圖輸入法存在的各種弊端，為EDA技術(shù)的應(yīng)用和發(fā)展打造了一個廣闊的天地。一定程度上可以說，正是由于HDL語言的應(yīng)用才使得EDA技術(shù)得到了極大的發(fā)展。2023/6/430［例］2選1數(shù)據(jù)選擇器文本輸入ENTITYmux21aIS--實體開始，entity為關(guān)鍵詞，mux21a為實體名；

PORT(a,b:INbit;s:INbit;y:OUTbit);END[ENTITY]mux21a;--實體結(jié)束ARCHITECTUREoneOFmux21aIS--結(jié)構(gòu)體開始，

--one結(jié)構(gòu)體名；BEGINy<=awhens=‘0’elseb;END[ARCHITECTURE]one;--結(jié)構(gòu)體結(jié)束2023/6/4313.狀態(tài)圖（波形圖）輸入方式：

以圖形方式表示狀態(tài)圖的輸入。當(dāng)填好時鐘信號名、狀態(tài)轉(zhuǎn)換條件、狀態(tài)機(jī)類型等要素后，就可以自動生成VHDL程序。這種設(shè)計方式簡化了狀態(tài)機(jī)的設(shè)計，比較流行。目前有一些EDA軟件支持這種輸入方式。2023/6/432

綜合就是把某些東西結(jié)合到一起，把抽象層次上的一種表述方式轉(zhuǎn)換到另一種表述的過程。在電子設(shè)計領(lǐng)域，綜合的概念可以理解為：將用行為和功能層次表達(dá)的電子系統(tǒng)轉(zhuǎn)換為低層次的便于具體實現(xiàn)的模塊組合裝配的過程。1.5.2邏輯綜合2023/6/433(1)自然語言綜合：從自然語言表述轉(zhuǎn)換到VHDL語言算法表述(4)版圖綜合或結(jié)構(gòu)綜合：從邏輯門表述轉(zhuǎn)換到版圖表述（ASIC設(shè)計）或轉(zhuǎn)換到FPGA的配置網(wǎng)表文件(2)行為綜合：從算法表述轉(zhuǎn)換到寄存器傳輸級（RTL）表述，即從行為域到結(jié)構(gòu)域的綜合(3)邏輯綜合：從RTL級表述轉(zhuǎn)換到邏輯門（包括觸發(fā)器）的表述1.5.2邏輯綜合2023/6/434

欲把HDL的軟件設(shè)計與硬件的可實現(xiàn)性掛鉤，需要利用EDA軟件系統(tǒng)的綜合器進(jìn)行邏輯綜合。綜合器的功能就是將設(shè)計者在EDA平臺上完成的針對某個系統(tǒng)項目的HDL、原理圖或狀態(tài)圖形的描述，針對給定硬件結(jié)構(gòu)組件進(jìn)行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得門級電路甚至更底層的電路描述文件。1.5.2邏輯綜合2023/6/4351.5.2邏輯綜合

綜合就是將電路的高級語言（如行為描述）轉(zhuǎn)換為低級的，可與FPGA/CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件或程序，如果把綜合理解為映射過程，那么這種映射不是唯一的，并且綜合的優(yōu)化液不是單純的或一個方向的，為達(dá)到速度、面積、性能的要求，旺旺需要丟綜合加以約束，稱為綜合約束。2023/6/436邏輯綜合通過后必須利用適配器將綜合后的網(wǎng)表文件針對某一具體的目標(biāo)器進(jìn)行邏輯映射操作，其中包括底層器件配置、邏輯分割、邏輯優(yōu)化、布線與操作，適配完成后可以利用適配所產(chǎn)生的仿真文件作精確的時序仿真。適配器的功能是將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中，產(chǎn)生最終的下載文件，如JEDEC格式的文件。適配所選定的目標(biāo)器件（FPGA/CPLD芯片）必須屬于原綜合器指定的目標(biāo)器件系列。對于一般的可編程模擬器件所對應(yīng)的EDA軟件來說，一般僅需包含一個適配器就可以了，如Lattice的PAC-DESIGNER。通常，EDA軟件中的綜合器可由專業(yè)的第三方EDA公司提供，而適配器則需由FPGA/CPLD供應(yīng)商自己提供，因為適配器的適配對象直接與器件結(jié)構(gòu)相對應(yīng)。1.5.3適配（布線布局）2023/6/4371.5.4仿真編程下載前，一般要利用EDA工具對適配生成的結(jié)果進(jìn)行模擬測試，即所謂的仿真。仿真分為時序仿真和功能仿真。在綜合之后，VHDL綜合器一般都可以生成一個網(wǎng)表文件。這里所謂的網(wǎng)表，是特指電路網(wǎng)絡(luò)，網(wǎng)表文件描述了一個電路網(wǎng)絡(luò)。目前最通用的是EDIF格式的網(wǎng)表文件。VHDL文件格式也可以用來描述電路網(wǎng)絡(luò)，即采用VHDL語法描述各級電路互連，稱之為VHDL網(wǎng)表。2023/6/438

時序仿真是最接近很是器件運(yùn)行特性的仿真，仿真中包含了器件的硬件特性參數(shù)，仿真精度高。功能仿真是僅對VHDL描述的邏輯功能進(jìn)行測試模擬，以了解其實現(xiàn)的功能是否滿足原設(shè)計的要求，仿真過程不涉及具體器件的硬件特性，如延時特性。功能仿真的好處在于耗時短，對硬件庫、綜合器等沒有任何要求。對于規(guī)模比較大的設(shè)計項目，綜合與適配的耗時是很大的，如果每一次設(shè)計修改后都進(jìn)行時序仿真，會大大降低開發(fā)效率。2023/6/4391.5.5.目標(biāo)器件的編程/下載

如果編譯、綜合、適配和行為仿真、功能仿真、時序仿真等過程都沒有發(fā)現(xiàn)問題，即滿足原設(shè)計的要求，則可以將由FPGA/CPLD適配器產(chǎn)生的配置/下載文件通過編程器或下載電纜載入目標(biāo)芯片F(xiàn)PGA或CPLD中。通常，將對CPLD器件的下載稱為“編程”（Program），對FPGA器件中的SRAM的下載稱為“配置”（Configure）。2023/6/4402023/6/441PLD的分類

以集成度分低集成度芯片

高集成度芯片從結(jié)構(gòu)上分

乘積項結(jié)構(gòu)器件CPLD查找表結(jié)構(gòu)器件FPGA從編程工藝上劃1．熔絲(Fuse)型器件2．反熔絲(Anti-fuse)型器件3．EPROM型4．EE