微機原理第五章 存儲器

微機原理第五章存儲器第一頁，共四十八頁，編輯于2023年，星期二§1概述一、存儲器分類存儲器內(nèi)存儲器（半導(dǎo)體存儲器）外存儲器（外設(shè)）隨機存儲器RAM只讀存儲器ROM靜態(tài)存儲器（SRAM）動態(tài)存儲器（DRAM）掩膜ROMPROMEPROMEEPROM硬盤軟盤光盤磁帶閃存第二頁，共四十八頁，編輯于2023年，星期二寄存器組高速緩存Cache系統(tǒng)主存儲器硬盤Cache磁盤存儲器磁帶存儲設(shè)備光盤存儲設(shè)備微型計算機系統(tǒng)中的存儲器分級組成在CPU內(nèi)部的通用寄存器集成度小的靜態(tài)RAM簡稱內(nèi)存，用于存放運行的程序和數(shù)據(jù)紅區(qū)為半導(dǎo)體存儲器綠區(qū)其它介質(zhì)存儲器第三頁，共四十八頁，編輯于2023年，星期二1.內(nèi)存儲器特點：①存放正在運行的程序和數(shù)據(jù)②最大容量取決于CPU地址總線的根數(shù)③不需要接口直接與CPU總線相連2.RAM與ROMRAM—讀/寫存儲器，掉電內(nèi)容丟失，用于存放正在運行的數(shù)據(jù)

ROM—只讀，掉電內(nèi)容不丟失，用于存放固定程序 第四頁，共四十八頁，編輯于2023年，星期二二、存儲器的性能指標存儲器容量：地址單元*位數(shù)地址單元——取決于存儲器地址線的根數(shù)位數(shù)——取決于存儲器數(shù)據(jù)線根數(shù)例如1KB（10根地址線，8根數(shù)據(jù)線，有1024個地址，每個地址存放1個字節(jié)）

2Kb（11根地址線，1根數(shù)據(jù)線，有2048個地址，每個地址存放1位）

32KB（15根地址線，8根數(shù)據(jù)線，有32K個地址，每個地址存放1個字節(jié)）存取時間

從CPU給出有效的存儲器地址啟動一次存儲器讀/寫操作，到該操作完成所經(jīng)歷的時間

3.存取周期連續(xù)啟動兩次獨立的存儲器讀/寫操作所需的最小間隔時間第五頁，共四十八頁，編輯于2023年，星期二4.可靠性5.性能/價格比存儲容量（MB）訪問時間S不同類型存儲器的性能比較10-310110-110-50.11101001000軟盤磁帶硬盤光盤RAM/ROM磁帶技術(shù)磁盤技術(shù)半導(dǎo)體技術(shù)第六頁，共四十八頁，編輯于2023年，星期二§2半導(dǎo)體存儲器一、半導(dǎo)體存儲器的一般結(jié)構(gòu)

存儲體CPUCPU來地址寄存器譯碼驅(qū)動電路讀寫電路數(shù)據(jù)寄存器控制邏輯啟動讀/寫地址線數(shù)據(jù)線控制線第七頁，共四十八頁，編輯于2023年，星期二1.存儲體（m×n結(jié)構(gòu)存儲矩陣。其中每個小方塊代表一個基本存儲電路；01n-1字線0字線1字線m-1位線0位線1位線n-101n-101n-1第八頁，共四十八頁，編輯于2023年，星期二2.地址寄存器用來存放CPU訪問存儲單元的地址3.譯碼驅(qū)動電路將地址總線輸入的地址碼轉(zhuǎn)換成與它對應(yīng)的譯碼輸出線上的高電平或低電平，以表示選中了某一單元，并由驅(qū)動器提供驅(qū)動電流去驅(qū)動相應(yīng)的讀、寫電路

A0A100010203譯碼原理：第九頁，共四十八頁，編輯于2023年，星期二4.讀/寫電路完成對被選中單元中的各位的讀/寫操作5.數(shù)據(jù)寄存器暫時存放被讀/寫的數(shù)據(jù)，以協(xié)調(diào)CPU與存儲器或I/O接口的速度差異6.控制邏輯接收來自CPU的啟動、片選、讀/寫及清除控制信號，經(jīng)綜合處理后，發(fā)出一組時序信號來控制讀/寫操作第十頁，共四十八頁，編輯于2023年，星期二二、隨機存儲器1.靜態(tài)存儲器——SRAM六管存儲單元字線VccT3T1AT5T6T4T2BI/OI/O第十一頁，共四十八頁，編輯于2023年，星期二特點：1）存取速度快，常用于作為高速緩沖存儲器（Cache）2）可讀寫，失電后信息丟失3）集成度?。▎纹鎯θ萘啃。?，功耗大典型芯片：6116（2K×8位）6264（8K×8位）62128（16K×8位）62256（32K×8位）第十二頁，共四十八頁，編輯于2023年，星期二32*32的存儲矩陣行譯碼器列譯碼與I/O控制讀/寫控制數(shù)據(jù)緩沖器A0A41232

R/SCSA9A8A7A6A51232輸入/輸出數(shù)據(jù)…………SRAM的內(nèi)部結(jié)構(gòu)第十三頁，共四十八頁，編輯于2023年，星期二字（行）選擇線T5

T1

T6T2VDDDD

T3T4列地址譯碼器T7I/OT8I/O位線位線第十四頁，共四十八頁，編輯于2023年，星期二SRAM6264芯片的引腳引腳說明：第十五頁，共四十八頁，編輯于2023年，星期二刷新放大器(2ms)行選擇信號列選擇信號數(shù)據(jù)I/O線T2CST1動態(tài)存儲器——DRAM存儲原理：第十六頁，共四十八頁，編輯于2023年，星期二特點：1）由于采用對電容的充放電，存放信息，較SRAM存取速度慢2）可讀寫，失電后信息丟失3）功耗小，集成度高，單片存儲容量大（單片容量可達上M

）4）需要配備刷新電路（2ms）典型芯片：2164（64K×1位）51C256（256K×1位）HM5116100（16M×1位）HM5116400（4M×4位）第十七頁，共四十八頁，編輯于2023年，星期二第十八頁，共四十八頁，編輯于2023年，星期二三、只讀存儲器1.掩膜ROM存儲原理A0A100單元01單元02單元03單元D0D1D2D3地址譯碼器Vcc第十九頁，共四十八頁，編輯于2023年，星期二DSSiO2GN襯底2.光可擦除可編程只讀存儲器——EPROM存儲原理：24VP+P+++浮柵MOSDS浮柵管字線位線輸出位線Vcc第二十頁，共四十八頁，編輯于2023年，星期二特點：1）只讀，失電后信息不丟失2）紫外線光照后，可擦除信息，3）信息擦除可重新灌入新的信息（程序）典型芯片（27XX）2716（2K×8位），2764（8K×8位）……第二十一頁，共四十八頁，編輯于2023年，星期二第二十二頁，共四十八頁，編輯于2023年，星期二信號源VCCVPP數(shù)據(jù)端（D7~D0）讀方式+5V+5V低低低數(shù)據(jù)輸出編程方式+5V+25V高高正脈沖數(shù)據(jù)輸入檢驗方式+5V+25V低低低數(shù)據(jù)輸出備用方式+5V+5V無關(guān)無關(guān)高高阻未選中+5V+5V高無關(guān)無關(guān)高阻CEOEPEM第二十三頁，共四十八頁，編輯于2023年，星期二3.電可擦除可編程只讀存儲器——EEPROM存儲原理：信息的儲存是通過電荷分布來決定的，編程的過程就是一個電荷的注入過程。編程結(jié)束后，盡管撤消了電源，但由于絕緣層的包圍，注入的電荷無法泄露，因此電荷分布能維持不變。特點：1）只讀，失電后信息不丟失2）加特定電后，可有選擇地擦除信息3）信息擦除可重新灌入新的信息（程序）典型芯片（28XX）2816（2K×8位），2864（8K×8位）……第二十四頁，共四十八頁，編輯于2023年，星期二引腳信號數(shù)據(jù)線功能讀方式低低高高阻高阻維持方式高無關(guān)無關(guān)高阻高阻字節(jié)寫入低高低低輸入字節(jié)擦除字節(jié)寫入前自動擦除OECEWER/B2864的引腳2864的引腳功能第二十五頁，共四十八頁，編輯于2023年，星期二§3主存儲器設(shè)計一、設(shè)計主要考慮的問題（一）CPU總線的帶負載能力CPU通過總線與內(nèi)存、I/O接口芯片連接。單個CPU總線的直流負載能力是帶一個標準的TTL門電路。當CPU和大容量的ROM、RAM一起使用或擴展成一個多插件系統(tǒng)時，就需要增加總線的驅(qū)動能力。通常8086系統(tǒng)使用8282地址鎖存器和8286數(shù)據(jù)驅(qū)動器以增加總線的驅(qū)動能力。（二）內(nèi)存與CPU連接時的速度匹配

對CPU來說，讀/寫存儲器的操作都有固定的時序（對8086來說需要4個時鐘周期），由此也就決定了對內(nèi)存的存取速度要求。第二十六頁，共四十八頁，編輯于2023年，星期二（三）內(nèi)存容量的配置、地址分配

1.內(nèi)存容量配置

CPU尋址能力（地址總線的條數(shù)）

軟件的大小（對于通用計算機，這項不作為主要因素）

2.區(qū)域的分配

RAMROM3.數(shù)據(jù)組織（按字節(jié)組織）

16位數(shù)據(jù)，低位字節(jié)在前，高位字節(jié)在后，存儲器奇偶分體（四）存儲器芯片選擇

根據(jù)微機系統(tǒng)對主存儲器的容量和速度以及所存放程序的不同等方面的要求來確定存儲器芯片。它包括芯片型號和容量的選擇。第二十七頁，共四十八頁，編輯于2023年，星期二00000H3FFFFH40000H9FFFFHA0000HBFFFFHC0000HEFFFFHF0000HF6000HFFFFFHRAM640KBROM256KB保留128KB系統(tǒng)板上

RAM256KBI/O通道中擴展

RAM384KB保留的RAM

128KB擴展ROM

198KB

16KB基本ROM40KBIBM-PC機內(nèi)存配置第二十八頁，共四十八頁，編輯于2023年，星期二二、CPU與存儲器的連接地址線的連接

CPU要對存儲單元進行訪問，首先要選擇存儲器芯片，即進行片選。然后在被選中的芯片中選擇所要訪問的存儲單元。在硬件上這種尋址的過程就是地址譯碼。譯碼分為片外譯碼和片內(nèi)譯碼。片外譯碼——產(chǎn)生片選信號，選擇芯片片內(nèi)譯碼——選擇芯片內(nèi)地地址第二十九頁，共四十八頁，編輯于2023年，星期二eg：要將6116SRAM放在8088CPU最低地址（00000H~007FFH）A0~A10CPUCSA11A196116…分析：地址變化情況A19…，A15…，A11…，A7…，A3…0000，0000，0000，0000，00000000，0000，0000，0000，0001……0000，0000，0111，1111，11100000，0000，0111，1111，1111參加片內(nèi)譯碼參加片外譯碼第三十頁，共四十八頁，編輯于2023年，星期二片內(nèi)譯碼的工作由存儲器內(nèi)置的譯碼器完成，而片外譯碼則需要根據(jù)給存儲器分配的地址區(qū)間，由用戶進行譯碼電路的設(shè)計。常用的譯碼電路：與非門3：8譯碼器Y7=0

111Y6=0

110Y5=0

101Y4=0

100Y3=0

011Y2=0

010Y1=0

001Y0=0

000

CBA……ABCG1G2AG2BY0Y1Y7當G1=1，G2A=0，G2B=0第三十一頁，共四十八頁，編輯于2023年，星期二片外譯碼的方法：1）全譯碼法系統(tǒng)總線中的全部地址總線除片內(nèi)地址外，全部高位地址都接到片外譯碼電路中參加譯碼，形成片選信號。因此對應(yīng)于存儲芯片中的任一單元都有唯一的確定的地址。eg：要將6116SRAM放在8088CPU最低地址區(qū)域（00000H~007FFH）A0~A10CPUCSA11A196116…第三十二頁，共四十八頁，編輯于2023年，星期二2）部分譯碼法系統(tǒng)總線中的地址總線除片內(nèi)地址外，部分高位地址（不是全部高位地址）接到片外譯碼電路中參加譯碼，形成片選信號。因此對應(yīng)于存儲芯片中的單元可有多個地址。eg：上例A18，A19不參加譯碼，A0~A10CPUCSA11A176116…第三十三頁，共四十八頁，編輯于2023年，星期二A19A18A17A16

，A15…，A11…，A7…，A3…00000H~007FFH

00……00

00，0000，

0000，0000，0000………00，0000，0111，1111，111140000H~407FFH

01……01

00，0000，

0000，0000，0000……00，0000，0111，1111，111180000H~807FFH

10……10

00，0000，

0000，0000，0000………00，0000，0111，1111，1111C0000H~C07FFH

11……11

00，0000，

0000，0000，0000………00，0000，0111，1111，1111黑區(qū)參加片內(nèi)譯碼，紅區(qū)車間片外譯碼，藍區(qū)不參加譯碼第三十四頁，共四十八頁，編輯于2023年，星期二

6116SRAM對應(yīng)了4個地址空間。即：

00000H~007FFH（A18，A19=0，0）

40000H~407FFH（A18，A19=0，1）

80000H~807FFH（A18，A19=1，0）

C0000H~C07FFH（A18，A19=1，1）第三十五頁，共四十八頁，編輯于2023年，星期二3）線選法（線性選擇法）直接將地址線的高位接到存儲器芯片的片選段（CS），用地址線的低位實現(xiàn)對芯片的片內(nèi)地址選擇。適用于內(nèi)存容量較小的簡單計算機系統(tǒng)。6232CS6232CS6232CS6232CSCPUA0~A11A12A13A14A15eg：第三十六頁，共四十八頁，編輯于2023年，星期二2.數(shù)據(jù)線的連接

1）當CPU的數(shù)據(jù)線條數(shù)與單片存儲器的數(shù)據(jù)線條數(shù)相同時，將數(shù)據(jù)線對位直接連接。CPUD0D7存儲器D0D7例：27168088第三十七頁，共四十八頁，編輯于2023年，星期二

2）當CPU的數(shù)據(jù)線條數(shù)比單片存儲器的數(shù)據(jù)線條數(shù)多時，將多個存儲器的數(shù)據(jù)線組合起來與CPU數(shù)據(jù)線對位連接。CPUD0D7存儲器例：80882164DDA0~A19地址譯碼第三十八頁，共四十八頁，編輯于2023年，星期二

3）當CPU的數(shù)據(jù)線條數(shù)比單片存儲器的數(shù)據(jù)線條數(shù)多時，則根據(jù)具體情況不同對待。如8086CPU與8位存儲器芯片進行數(shù)據(jù)線的連接時，就應(yīng)考慮奇偶分體，這樣CPU對存儲器既可進行字節(jié)操作又可進行字操作。地址譯碼D0~D7

D8~D15A1~A116116A12~A19A0BHECSCS6116偶體奇體8086CPUBHEA0操作

00字

01高字節(jié)

10低字節(jié)

11不操作二次譯碼第三十九頁，共四十八頁，編輯于2023年，星期二3.控制線的連接

RAM：RD—OE，WR—WEROM：RD—OE第四十頁，共四十八頁，編輯于2023年，星期二三、存儲器設(shè)計實例例1：現(xiàn)有一個微機系統(tǒng)，CPU采用具有8位數(shù)據(jù)線的8088CPU，請分析分別RAM和ROM占用了哪部分地址空間，每個存儲器的容量為多少？第四十一頁，共四十八頁，編輯于2023年，星期二A17A16A15A14A13

RE

WRD0~D7

M/IOA19A188088CPURAM3RAM1RAM2RAM0A0~A12CSWEOED0~D7ROM1ROM0A0~A10CSOED0~D7A0~A12

Y0

Y1

Y2

Y3G1G2AG2BCBA

3：8譯碼器M/IOA19……A12A11第四十二頁，共四十八頁，編輯于2023年，星期二存儲器地址區(qū)間

A19…A15…A11…A7…A3…小結(jié)0#RAM

0000，0000，0000，0000，0000……，……，……，……，……

0000

，0001，1111，1111，11111#RAM

0000

，0010，0000，0000，0000……，……，……，……，……

0000

，0011，1111，1111，11112#RAM

0000

，0100，0000，0000，0000……，……，……，……，……

0000

，0101，1111，1111，11113#RAM

0000

，0110，0000，0000，0000……，……，……，……，……

0000

，0111，1111，1111，11110#RAM容量為8KB，地址為：00000H~01FFFH1#RAM容量為8KB，地址為：02000H~03FFFH2#RAM容量為8KB，地址為：04000H~05FFFH3#RAM容量為8KB，地址為：06000H~07FFFH第四十三頁，共四十八頁，編輯于2023年，星期二存儲器地址區(qū)間

A19…A15…A11…A7…A3…小結(jié)0#ROM

1111，1111，0000，0000，0000……，……，……，……，……

1111

，1111，0111，1111，11111#ROM

1111

，1111，1000，0000，0000……，……，……，……，……

1111

，1111，1111，1111，11110#R0M容量為2KB，地址為：FF000H~FF7FFH1#RAM容量為2KB，地址為：FF800H~FFFFFH結(jié)論：該系統(tǒng)RAM4片，每片8KB，占用從00000H~07FFFH連續(xù)地址空間；該系統(tǒng)ROM2片，每片2KB，占用從FF000H~FFFFFH連續(xù)地址空間；第四十四頁，共四十八頁，編輯于2023年，星期二例2： 將IBM-PC機（8086CPU）的內(nèi)存容量擴展64K，并將地址安排在60000H開始的地址中。解：1）芯片選擇*選SRAM6264（8KB）*芯片數(shù)量64K÷8K=8片（偶數(shù)）

2）地址分配確定地址空間為60000H~6FFFFH。每兩片6264占一個連續(xù)空間，可劃分地址空間為4