基于CPLD的移動通信調(diào)制編碼技術(shù)的研究畢業(yè)設(shè)計報告

南昌航空大學(xué)學(xué)士學(xué)位論文PAGEPAGE46目錄第一章緒論 11.1研究背景 11.2研究思路和方案分析 11.3論文的主要工作 3第2章可編程片上系統(tǒng)開發(fā)技術(shù) 42.1可編程邏輯器件簡介 42.2可編程片上系統(tǒng)開發(fā)軟件 42.3硬件描述語言VHDL簡介 6第三章系統(tǒng)的組成及工作原理 73.1M序列產(chǎn)生器 73.2QPSK調(diào)制解調(diào) 83.2.1多進(jìn)制相移鍵控基本原理 83.2.2QPSK調(diào)制 93.2.3QPSK解調(diào) 133.2.4調(diào)制解調(diào)系統(tǒng) 143.3卷積碼編碼譯碼 153.3.1糾錯編碼基礎(chǔ) 153.3.2卷積碼編碼 153.3.3卷積碼的解碼 173.3.4卷積碼編碼譯碼系統(tǒng) 223.4小型移動通信系統(tǒng) 23第四章硬件部分 24第五章總結(jié) 27參考文獻(xiàn) 28致謝 29附錄1 30附錄2 39畢業(yè)設(shè)計（論文）原創(chuàng)性聲明和使用授權(quán)說明原創(chuàng)性聲明本人鄭重承諾：所呈交的畢業(yè)設(shè)計（論文），是我個人在指導(dǎo)教師的指導(dǎo)下進(jìn)行的研究工作及取得的成果。盡我所知，除文中特別加以標(biāo)注和致謝的地方外，不包含其他人或組織已經(jīng)發(fā)表或公布過的研究成果，也不包含我為獲得及其它教育機(jī)構(gòu)的學(xué)位或?qū)W歷而使用過的材料。對本研究提供過幫助和做出過貢獻(xiàn)的個人或集體，均已在文中作了明確的說明并表示了謝意。作者簽名：日期：指導(dǎo)教師簽名：日期：使用授權(quán)說明本人完全了解大學(xué)關(guān)于收集、保存、使用畢業(yè)設(shè)計（論文）的規(guī)定，即：按照學(xué)校要求提交畢業(yè)設(shè)計（論文）的印刷本和電子版本；學(xué)校有權(quán)保存畢業(yè)設(shè)計（論文）的印刷本和電子版，并提供目錄檢索與閱覽服務(wù)；學(xué)校可以采用影印、縮印、數(shù)字化或其它復(fù)制手段保存論文；在不以贏利為目的前提下，學(xué)校可以公布論文的部分或全部內(nèi)容。作者簽名：日期：

學(xué)位論文原創(chuàng)性聲明本人鄭重聲明：所呈交的論文是本人在導(dǎo)師的指導(dǎo)下獨(dú)立進(jìn)行研究所取得的研究成果。除了文中特別加以標(biāo)注引用的內(nèi)容外，本論文不包含任何其他個人或集體已經(jīng)發(fā)表或撰寫的成果作品。對本文的研究做出重要貢獻(xiàn)的個人和集體，均已在文中以明確方式標(biāo)明。本人完全意識到本聲明的法律后果由本人承擔(dān)。作者簽名： 日期：年月日學(xué)位論文版權(quán)使用授權(quán)書本學(xué)位論文作者完全了解學(xué)校有關(guān)保留、使用學(xué)位論文的規(guī)定，同意學(xué)校保留并向國家有關(guān)部門或機(jī)構(gòu)送交論文的復(fù)印件和電子版，允許論文被查閱和借閱。本人授權(quán)大學(xué)可以將本學(xué)位論文的全部或部分內(nèi)容編入有關(guān)數(shù)據(jù)庫進(jìn)行檢索，可以采用影印、縮印或掃描等復(fù)制手段保存和匯編本學(xué)位論文。涉密論文按學(xué)校規(guī)定處理。作者簽名： 日期：年月日導(dǎo)師簽名：日期：年月日第一章緒論1.1研究背景近年來，隨著半導(dǎo)體工藝技術(shù)和設(shè)計方法的迅速發(fā)展，系統(tǒng)級芯片SOC(System-on-Chip)的設(shè)計得以高速發(fā)展。但是，由于SOC產(chǎn)品設(shè)計具有開發(fā)周期相對較長、高成本和高風(fēng)險等特點(diǎn)，對市場的變化非常敏感，這使得SOC在消費(fèi)電子、汽車電子、工業(yè)設(shè)計領(lǐng)域的發(fā)展進(jìn)程仍然緩慢。與此同時，當(dāng)今的制造工藝能夠提供更多更高速的邏輯、更快的I/O和更低價位的新一代可編程邏輯器件，現(xiàn)場可編程門陣列CPLD(ComplexProgrammableLogicDevice)己然進(jìn)入嵌入式應(yīng)用領(lǐng)域，高性能CPLD也不再局限于引進(jìn)系統(tǒng)粘合邏輯，也可作為SOC平臺。由于CPLD的現(xiàn)場可編程特征，它己成為更具靈活性和廣泛性發(fā)展前景的工業(yè)設(shè)計平臺。與傳統(tǒng)電路設(shè)計方法相比，CPLD具有功能強(qiáng)大、開發(fā)過程投資小、周期短、便于修改及開發(fā)工具智能化等特點(diǎn)。使用CPLD器件設(shè)計數(shù)字電路，不僅可以簡化設(shè)計過程，而且可以降低整個系統(tǒng)的體積和成本，增加系統(tǒng)的可靠性。CPLD可輕易地被修改變更、修復(fù)缺陷，或在用戶需要升級和配合市場發(fā)展時去創(chuàng)制未來的衍生產(chǎn)品。它們無需花費(fèi)傳統(tǒng)意義下制造集成電路所需大量時間和精力，避免了投資風(fēng)險，成為電子器件行業(yè)中發(fā)展最快的一族。1.2研究思路和方案分析設(shè)計調(diào)制解調(diào)器，可以考慮用通用DSP芯片的方案。這種方案的通用DSP具備靈活的可編程性和高效的性能，有的甚至還集成了通用微控制器。方框圖如圖1-1所示：

圖1-1通用DSP方案通用DSP都是按程序循序執(zhí)行，即串行構(gòu)架，這限制了通用DSP不能達(dá)到很高的速度。但是調(diào)制和編碼單元中往往用到濾波器，乘法器，直接頻率合成器等需要高速時鐘的器件。雖然通用DSP具有哈佛結(jié)構(gòu)，多重總線，超標(biāo)量流水線，分支預(yù)測等先進(jìn)的技術(shù)，但是都不可能從本質(zhì)上改變程序循序執(zhí)行的缺點(diǎn)，在需要高速應(yīng)用的場合通用DSP往往不能勝任。而使用專用DSP雖然能解決好速度的問題但是可編程能力有限。下面我們用CPLD代替上面方案中的通用DSP和變頻器。方框圖如圖1-2所示：圖1-2CPLD方案CPLD內(nèi)部有豐富的資源能配置成各種形式的電路。用CPLD代替通用DSP后不僅靈活性沒有降低，性能卻有極大的提高。CPLD內(nèi)部能被編成將所有的功能以并行方式執(zhí)行大大加快了速度。對于要求更高性能使還能使用流水線設(shè)計進(jìn)一步提高數(shù)據(jù)吞吐量。CPLD可以設(shè)計多個并行模塊的系統(tǒng)，速度高，同時具有高度靈活甚至能改變系統(tǒng)構(gòu)架。前一種通用DSP方案主要是指目前己廣泛使用的DSP處理器的解決方案，包括一系列軟硬件技術(shù)與開發(fā)技術(shù)。采用DSP處理器(如TI的TMS32OC系列)的解決方案日益面臨著不斷增加的巨大挑戰(zhàn)，而自身的技術(shù)瓶頸(如運(yùn)行速度、吞吐量、總線結(jié)構(gòu)的可變性、系統(tǒng)結(jié)構(gòu)的可重配置性、硬件可升級性等等)致使這種解決方案在DSP的許多新的應(yīng)用領(lǐng)域中的道路越走越窄;后一種CPLD方案則是基于SOPC（可編程片上系統(tǒng)）技術(shù)、EDA技術(shù)與CPLD實現(xiàn)方式的DSP技術(shù)，是現(xiàn)代電子技術(shù)發(fā)展的產(chǎn)物，它有效地克服了傳統(tǒng)DSP技術(shù)中的諸多技術(shù)瓶頸，在許多方面顯示了突出的優(yōu)勢，如高速與實時性，高可靠性，自主知識產(chǎn)權(quán)化，系統(tǒng)的重配置與硬件可重構(gòu)性，單片系統(tǒng)的可實現(xiàn)性，以及開發(fā)技術(shù)的標(biāo)準(zhǔn)化和高效率。因此我們采用后面一種方案完成系統(tǒng)設(shè)計，進(jìn)行數(shù)字調(diào)制解調(diào)和編碼譯碼技術(shù)的研究，使用VHDL硬件描述語言可以快速高效地設(shè)計出具有復(fù)雜結(jié)構(gòu)和算法的系統(tǒng)，同時優(yōu)化算法和結(jié)構(gòu)達(dá)到節(jié)省硬件資源和高效率開發(fā)的特點(diǎn)。1.3論文的主要工作本文的調(diào)制解調(diào)和編碼譯碼方法的是基于CPLD的開發(fā)技術(shù)，利用CPLD完成調(diào)制解調(diào)和編碼譯碼的過程。開發(fā)手段是QuartusII工具軟件的應(yīng)用。論文安排如下：第1章：概括了調(diào)制解調(diào)器的研究背景，明確了本文的研究思路和所用方案，對本文的主要工作和文章安排進(jìn)行了介紹。第2章：介紹了可編程邏輯器CPLD、可編程片上系統(tǒng)開發(fā)軟件QuartusII及硬件描述語言VHDL。第3章：介紹了系統(tǒng)的理論基礎(chǔ)及一般原理，整個系統(tǒng)采用模塊化設(shè)計，詳細(xì)介紹M序列、調(diào)制、解調(diào)、編碼、譯碼五個模塊的設(shè)計。第4章：硬件部分，畫出了整個系統(tǒng)的硬件原理圖，顯示并分析了測試到的波形。第5章：總結(jié)全文內(nèi)容，提出了本課題有待于進(jìn)一步深入研究的問題。

第2章可編程片上系統(tǒng)開發(fā)技術(shù)2.1可編程邏輯器件簡介可編程邏輯器PLD(Progr~ableLogicDeviees)從20世紀(jì)70年代發(fā)展到現(xiàn)在，己形成了許多類型的產(chǎn)品，其結(jié)構(gòu)、工藝、集成度、速度和性能都在不斷的改進(jìn)和提高。PLD又可分為簡單低密度PLD和復(fù)雜高密度PLD?？删幊剃嚵羞壿嬈骷AL(ProgranunableArrayLogic)和通用陣列邏輯器件GAL(GenerioArrayLogic)都屬于簡單PLD，結(jié)構(gòu)簡單，設(shè)計靈活，對開發(fā)軟件的要求低，但規(guī)模小，難以實現(xiàn)復(fù)雜的邏輯功能。隨著技術(shù)的發(fā)展，簡單PLD在集成度和性能方面的局限性也暴露出來。其寄存器、I/O引腳、時鐘資源的數(shù)目有限，沒有內(nèi)部互連，因此包括復(fù)雜可編程邏輯器件CPLD(ComPlexPLD)和現(xiàn)場可編程門陣列器件FPLD(FieldProgrammableGateArray)在內(nèi)的復(fù)雜PLD迅速發(fā)展起來，并向著高密度、高速度、低功耗以及結(jié)構(gòu)體系更靈活、適用范圍更廣闊的方向發(fā)展。CPLD具備陣列型PLD的特點(diǎn)，結(jié)構(gòu)又類似掩膜可編程門陣列，因而具有更高的集成度和更強(qiáng)大的邏輯實現(xiàn)功能，使設(shè)計變得更加靈活和易實現(xiàn)。相對于CPLD，它還可以將配置數(shù)據(jù)存儲在片外的EPROM或者計算機(jī)上，設(shè)計人員可以控制加載過程，在現(xiàn)場修改器件的邏輯功能，即所謂的現(xiàn)場可編程。所以CPLD得到了更普遍的應(yīng)用。使用CPLD器件設(shè)計數(shù)字電路，不僅可以簡化設(shè)計過程，而且可以降低整個系統(tǒng)的體積和成本，增加系統(tǒng)的可靠性。它們無需花費(fèi)傳統(tǒng)意義下制造集成電路所需大量時間和精力，避免了投資風(fēng)險，成為電子器件行業(yè)中發(fā)展最快的一族。2.2可編程片上系統(tǒng)開發(fā)軟件Altera的QuartusII開發(fā)平臺，它囊括了從設(shè)計輸入、綜合、布局布線、仿真、時序分析、下載驗證等所有設(shè)計流程，是一個完整的開發(fā)平臺，能滿足多種設(shè)計的需要，是SOPC設(shè)計的綜合環(huán)境和SOPC開發(fā)的基本設(shè)計工具，并為AlteraDSP開發(fā)包進(jìn)行系統(tǒng)模型設(shè)計提供了集成綜合環(huán)境。QuartusII設(shè)計工具完全支持VHDL，Verilog的設(shè)計流程，其內(nèi)部嵌有VHDL，Verilog邏輯綜合器。QuartusII可以進(jìn)行基于CPLD的DSP系統(tǒng)開發(fā)，是DSP硬件系統(tǒng)實現(xiàn)的關(guān)鍵EDA工具。Quartusll包括模塊化的編譯器。編譯器包括的功能模塊有分析綜合器、適配器、裝配器、時序分析器、設(shè)計輔助模塊、EDA網(wǎng)表文件生成器、編輯數(shù)據(jù)接口等。以通過選擇startComPilation來運(yùn)行所有的編譯器模塊，或通過選擇ComPilerTool，在ComPilerTool窗口中運(yùn)行該模塊來啟動編譯器模塊。此外，QuartusII還包含許多十分有用的LPM(LibraryofparameterizedModules)模塊，他們是復(fù)雜或高級系統(tǒng)構(gòu)建的重要組成部分，在SOPC設(shè)計中被大量應(yīng)用，也可與QuartusII普通文件一起使用。Altera提供的可參數(shù)化宏功能模塊和LPM函數(shù)均基于Altera器件的結(jié)構(gòu)作了優(yōu)化設(shè)計。在許多使用情況中，必須使用宏功能模塊才可以使用某些特定器件硬件功能，如DSP模塊，片上存儲器，PLL等。這可以通過QuartusII中的MegawizardPlug-inManager來建立Altera宏功能模塊、LPM函數(shù)和IP函數(shù)，用于QuartusII綜合工具中的設(shè)計。一般設(shè)計流程如圖2-1所示圖2-1QuartusII一般設(shè)計流程

2.3硬件描述語言VHDL簡介硬件描述語言VHDL(VeryHighSpeedIntegratedCireuitHardwareDescriptionLanguage)是一種用于設(shè)計硬件電子系統(tǒng)的計算機(jī)語言，它用軟件編程的方式來描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接形式。與傳統(tǒng)的門級描述方式相比，它更適合于大規(guī)模集成電路系統(tǒng)的設(shè)計。VHDL是一種全方位的硬件描述語言，包括系統(tǒng)行為級、寄存器傳輸級和邏輯門級多個設(shè)計層次，支持結(jié)構(gòu)、數(shù)據(jù)流、行為三種描述形式的混合描述，因此VHDL幾乎覆蓋了以往各種硬件描述語言的功能。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口，非常適用于可編程邏輯芯片的應(yīng)用設(shè)計。與其它的HDL相比，VHDL具有更強(qiáng)大的行為描述能力，從而決定了它稱為系統(tǒng)設(shè)計領(lǐng)域最佳的硬件描述語言。強(qiáng)大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計大規(guī)模電子系統(tǒng)的重要保證利用VHDL語言設(shè)計數(shù)字系統(tǒng)硬件電路，一般采用的是自頂向下（TOP-DOWN）的設(shè)計方法。自頂向下是指從系統(tǒng)總體要求出發(fā)，在頂層進(jìn)行功能方框圖的劃分和結(jié)構(gòu)設(shè)計。在方框圖一級進(jìn)行仿真、糾錯，并用硬件描述語言對高層次的系統(tǒng)行為進(jìn)行描述，在系統(tǒng)一級進(jìn)行驗證。然后利用綜合優(yōu)化工具生成具體門電路的網(wǎng)表，其對應(yīng)的物理實現(xiàn)級可以是CPLD電路或?qū)Ｓ眉呻娐贰Ｓ捎谠O(shè)計的主要仿真和調(diào)試過程是在高層次上完成的，這一方面有利于早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計上的失誤，避免設(shè)計工作的浪費(fèi)，同時減少了邏輯功能仿真的工作量，提高了設(shè)計的一次成功率。

第三章系統(tǒng)的組成及工作原理本課題是在QuartusII環(huán)境下，進(jìn)行移動通信中常用調(diào)制解調(diào)方法、信道編譯碼方法研究。系統(tǒng)總原理框圖如圖3-1所示：MM序列產(chǎn)生器信道編碼QPSK調(diào)制M序列信道譯碼QPSK解調(diào)無線信道圖3-1系統(tǒng)總原理框圖3.1M序列產(chǎn)生器M序列是最長線性反饋移位寄存器序列的簡稱。它是由帶線性的移存器產(chǎn)生的周期最長的序列。文中的m序列是由一個4級線性反饋移存器產(chǎn)生的。設(shè)其初始狀態(tài)為（b3，b2，b1，b0）=（1，0，1，0），則移位一次時，由b1和b0模2相加產(chǎn)生新的輸入b4=1⊕0=1，新的狀態(tài)變?yōu)椋╞3，b2，b1，b0）=（1，1，0，0）.這樣移位15次后又回到初始狀態(tài)（1，0，1，0）。因為4級移存器共有24=16種可能的狀態(tài)。除全“0”狀態(tài)外，只剩15種狀態(tài)可用。這就是說，由任何4級反饋移存器產(chǎn)生的序列的周期最長為15.圖3-2M序列產(chǎn)生原理圖生成的頂層文件如圖3-3所示：圖3-3產(chǎn)生M序列程序的頂層文件基于quartusII的仿真M序列時序仿真結(jié)果如圖3-4所示：圖3-4M由圖3-4可以看出產(chǎn)生的M序列為“111100010011010”，與理論相符，其碼元速率為1kb/s。3.2QPSK調(diào)制解調(diào)3.2.1多進(jìn)制相移鍵控基本原理在2PSK信號的表示中一個碼元的載波初始相位可以等于0或。將其推廣到多進(jìn)制，可以取多個可能值。所以，一個MPSK信號碼元可以表示為(式3-1)式中：A為常數(shù)；為一組間隔均用的受調(diào)制相位，其值決定與基帶碼元的取值。所以它可以寫為（式3-2）通常M取2的某次冪：K=正整數(shù)對多進(jìn)制PSK信號，不能簡單的采用一個相干載波進(jìn)行解調(diào)。例如，若cos作為相干載波時，因為，使解調(diào)存在模糊。只有在2PSK中才可以使用一個相干載波進(jìn)行解調(diào)。這是需要兩個正交的相干載波進(jìn)行解調(diào)。MSPSK信號的碼元表示展開寫成（式3-3）式中，上式表明，MPSK信號碼元sk(t)可以看作是由正弦和余弦兩個正交分量合成的信號，他們的振幅分別是ak和bk，并且ak2+bk2=1。這就是說，MPSK信號碼元可以看作是兩個特定的MASK信號碼元之和。因此，其帶寬和MASK信號的帶寬相同。4PSK常稱為正交相移鍵控（QuadraturePhaseShiftKeying，QPSK）。它的每個碼元含有2b的信息，現(xiàn)用ab代表這兩個比特。發(fā)送碼元序列在編碼時需要先將每兩個比特分成一組，然后用4種相位之一qk去表示它。兩個比特有4種組合，即00、01、10和11。在碼元的表示式（3-1）中，qk稱為初始相位，常簡稱為相位，而把(w0t+qk)稱為信號的瞬時相位。當(dāng)碼元中包含整數(shù)個載波周期時，初始相位相同的相鄰碼元的波形和瞬時相位才是連續(xù)的。若每個碼元中的載波周期數(shù)不是整數(shù)，則即使初始相位相同，波形和瞬時相位也可能不連續(xù)，或者波形連續(xù)而相位不連續(xù)。在碼元邊界，當(dāng)相位不連續(xù)時，信號的頻譜將展寬，包絡(luò)也將出現(xiàn)起伏。3.2.2QPSK調(diào)制QPSK即四相相移鍵控，就是四相相移調(diào)制。將360度分成4份，各個相位角相差90度，所以又稱正交相移調(diào)制。常用的初始相位角可以是0或者45度，一般QPSK可以看成正交的兩路傳播,一路I支路,一路為Q支路。正交相移調(diào)制（QPSK）特點(diǎn)：調(diào)制效率高，傳輸?shù)念l帶利用率高,要求傳送途徑的信噪比低。QPSK信號的產(chǎn)生方法可以有兩種方法。第一種是用相乘電路，如圖3-5所示。圖3-5QPSK信號產(chǎn)生方法圖中輸入基帶信號A（t）是二進(jìn)制不歸零碼元，它被“串/并轉(zhuǎn)換”電路變成兩路碼元a和b后，其每個碼元的持續(xù)時間是輸入碼元的兩倍，這兩路并行碼元序列分別用以和兩路正交載波相乘。第二種方法是選擇法，其原理方框圖如圖3-6所示。這是輸入基帶信號經(jīng)過串/并轉(zhuǎn)換后用以控制一個相位選擇電路，按照當(dāng)時輸入的雙比特ab，決定選擇哪個相位的載波輸出。

串/并轉(zhuǎn)換串/并轉(zhuǎn)換相位選擇帶通濾波4相載波產(chǎn)生器圖3-6QPSK信號鍵控產(chǎn)生法本文設(shè)計采用的是第二種設(shè)計方案，即鍵控法。這種方法實現(xiàn)簡單?；贑PLD的Qpsk的調(diào)制原理框圖如圖3-7所示。ClkClkStart基帶信號分頻串并轉(zhuǎn)換四選一開關(guān)調(diào)制信號圖3-7QPSK調(diào)制原理圖首先是對輸入的串行碼進(jìn)行串并轉(zhuǎn)換，轉(zhuǎn)換后的碼元速率應(yīng)是串入是的一半，從而達(dá)到同步輸入輸出。將外部時鐘進(jìn)行分頻的同時產(chǎn)生四種相位，最后通過一個四選一數(shù)據(jù)選擇器對并行碼選擇相應(yīng)相位的載波進(jìn)行調(diào)制?；赩HDL的QPSK調(diào)制器設(shè)計如圖3-8所示圖3-8基于VHDL的QPSK調(diào)制器設(shè)計調(diào)制程序生成的頂層文件如圖3-9所示：圖3-9QPSK調(diào)制程序的頂層文件

3.2.3QPSK解調(diào)由于是方波調(diào)制，所以解調(diào)時用調(diào)制時相匹配的時鐘信號找出調(diào)制波高電平或低電平對應(yīng)的位置，即可確定其不同的相位，從而解調(diào)出對應(yīng)的碼元。解調(diào)原理圖如圖3-10所示：CClk計數(shù)器Start基帶信號并/串轉(zhuǎn)換調(diào)制信號譯碼一加法器譯碼二圖3-10QPSK解調(diào)原理圖首先是做一個加法器，加法器的四個值對應(yīng)四種相位，其他情況以對應(yīng)零相位處理。然后通過一數(shù)據(jù)分配器將對應(yīng)的并行碼輸出，最后經(jīng)過并串轉(zhuǎn)換輸出解調(diào)后的基帶信號。由于在每個周期內(nèi)輸出兩個碼元，所以輸出的基帶信號為歸零碼。解調(diào)程序生成的頂層文件如圖3-11所示：圖3-11QPSK解調(diào)程序的頂層文件

3.2.4調(diào)制解調(diào)系統(tǒng)將M序列、QPSK調(diào)制、QPSK解調(diào)模塊連成一個調(diào)制解調(diào)系統(tǒng)，該系統(tǒng)完成了M序列的產(chǎn)生，然后對M序列進(jìn)行了調(diào)制和解調(diào)。其結(jié)構(gòu)如圖3-12所示：圖3-12調(diào)制解調(diào)系統(tǒng)結(jié)構(gòu)圖基于quartusII的仿真調(diào)制解調(diào)系統(tǒng)的時序仿真結(jié)果如圖3-13所示：圖3-13調(diào)制解調(diào)系統(tǒng)的時序仿真結(jié)果圖中y0是M序列的波形，y1是對M序列調(diào)制的輸出波形，y2是解調(diào)的輸出波形。其中y0和y2的波形是一樣的，只是有少許的時延，因此，該系統(tǒng)完成了對M序列的調(diào)制和解調(diào)。3.3卷積碼編碼譯碼3.3.1糾錯編碼基礎(chǔ)信道編碼的編碼對象是信源編碼器輸出的數(shù)字序列(信息序列)。信道編碼按照一定的規(guī)則給數(shù)字序列M增加一些冗余的碼元，使不具有規(guī)律性的信息序列M變換為具有某種規(guī)律性的數(shù)字序列Y(碼序列)。也就是說，碼序列中信息序列的諸碼元與冗余碼元之間是相關(guān)的。在接收端，信道譯碼器利用這種預(yù)知的編碼規(guī)則來譯碼，或者說檢測接收到的數(shù)字序列R是否符合既定的規(guī)則，從而發(fā)現(xiàn)R中是否有誤碼，進(jìn)而糾正其中的差錯。根據(jù)相關(guān)性來檢測和糾正傳輸過程中產(chǎn)生的差錯就是信道編碼的基本思想。通常數(shù)字序列M總是以k個碼元為一組來進(jìn)行傳輸?shù)摹Ｎ覀兎Q這k個碼元的碼組為信息碼組，信道編碼器按照一定的規(guī)則對每個信息碼組附加一些冗余的碼元，構(gòu)成了n個碼元的碼組。這n個碼元之間是相關(guān)的。即，附加的n一k個碼元稱為該碼組的監(jiān)督碼元。從信息傳輸?shù)慕嵌葋碚f，監(jiān)督碼元不載有任何信息，所以是冗余的。這種冗余度使碼字具有一定的檢錯和糾錯能力，提高了傳輸?shù)目煽啃裕档土苏`碼率。另一方面，如果我們要求信息傳輸?shù)乃俾什蛔?，在附加了監(jiān)督碼元之后，就必須減少碼組中每個碼元符號的持續(xù)時間，對二進(jìn)制碼就是減少脈沖寬度，若編碼前每個碼元脈沖的歸一化寬度為l，則編碼后的歸一化寬度為招h，因此信道帶寬必須展寬可k倍。在這種情況下，我們是以帶寬的兀余度換取了信道傳輸?shù)目煽啃?。如果信息傳輸速率允許降低，則編碼后每個碼元的持續(xù)時間可以不變。此時我們以信息傳輸速度的冗余度或稱時間的冗余度換取了傳輸?shù)目煽啃浴?.3.2卷積碼編碼卷積碼（convolutionalcode）是由伊利亞斯發(fā)明的一種非分組碼。通常它更適用于前向糾錯，因為對于許多時間情況它的性能優(yōu)于分組碼，而且運(yùn)算較簡單。在分組碼中，編碼器產(chǎn)生的n個碼元的一個碼組，完全決定于這段時間中k比特輸入信息。這個碼組中監(jiān)督位僅監(jiān)督本碼組中k個信息位。卷積碼則不同。卷積碼在編碼時雖然也是把k比特的信息段編成n個比特的碼組，但是監(jiān)督碼元不僅和當(dāng)前的k鼻涕信息段有關(guān)，而且還同前面m=(N-1)個信息段有關(guān)。所以一個碼組中的監(jiān)督碼元監(jiān)督者N個信息段。通常將N稱為編碼約束度，并將nN稱為編碼約束長度。一般說來，對于卷積碼，k和n的值是比較小的整數(shù)。通常將卷積碼記作（n,k,N）。圖3-14示出卷積碼編碼的一般原理方框圖。編碼器由三種主要元件構(gòu)成，包括Nk級移存器、n個模2加法器和一個旋轉(zhuǎn)開關(guān)。每個模2加法器的輸入端數(shù)目可以不同，他連接到一些移存器的輸出端。模2加法器的輸出端接到旋轉(zhuǎn)開關(guān)上。將時間分成等間隔的時隙，在每個時隙中有k比特從左端進(jìn)入移存器，并且移存器各級暫存的信息向右移k位。旋轉(zhuǎn)開關(guān)每時隙旋轉(zhuǎn)一周，輸出n比特（n>k）。圖3-14卷積碼編碼一般原理方框圖卷積編碼可以用來糾正隨機(jī)差錯經(jīng)卷積編碼后的碼元不僅與當(dāng)前的碼元信息有關(guān),還與前面的碼元信息有關(guān)。

本文中的編碼是一個（2，1，6）的卷積碼編碼。如圖3-15所示圖3-15（2，1，6）卷積碼編碼原理方框圖當(dāng)初始輸入序列為b1b2b3b4…時，則監(jiān)督位為：C1=b1C2=b2C3=b3（式3-4）C4=b1+b4C5=b1+b2+b5C6=b1+b2+b3+b5卷積碼編碼程序的頂層文件如圖3-16所示：圖3-16卷積碼編碼程序的頂層文件3.3.3卷積碼的解碼卷積碼的解碼方法可以分為兩類：代數(shù)解碼和概率解碼。代數(shù)解碼是利用編碼本身的代數(shù)結(jié)構(gòu)進(jìn)行解碼，不考慮信道的統(tǒng)計特性。大數(shù)邏輯解碼，又稱門限解碼，是卷積碼代數(shù)解碼的最主要一種方法，而且設(shè)備較簡單。概率解碼（又稱最大似然解碼）則是基于信道的統(tǒng)計特性和卷積碼的特點(diǎn)進(jìn)行計算。首先由沃曾克拉夫特針對無記憶信道提出的序貫解碼就是概率解碼方法之一；另一種概率解碼方法是維特比（Viterbi）算法。當(dāng)碼的約束長度較短時，它比序貫解碼算法的效率更高、速度更快、目前得到廣泛的應(yīng)用。大數(shù)邏輯解碼：卷積碼的大數(shù)邏輯解碼是基于卷積碼的代數(shù)表述運(yùn)算的，其一般工作原理示于3-17中。卷積碼是一種線性碼。線性碼有可能用校正子指明接收碼組中的錯碼位置，從而糾正錯碼。圖3-6中即利用此監(jiān)督位計算校正子。然后，將計算得出的校正子暫存，并用它來檢測錯碼的位置。在信息位移存器輸出端，接有一個模2加電路；當(dāng)檢測到輸出的信息位有錯時，在輸出的信息位上加“1”，從而糾正之。圖3-17大數(shù)邏輯解碼一般工作原理這里的錯碼檢測是采用二進(jìn)制制碼的大數(shù)邏輯解碼算法。它利用一組正交校驗方程進(jìn)行計算。這里的“正交”是有特殊定義的。其定義式：若被校驗的那個信息位出現(xiàn)在檢驗方程組的每一個方程中，而其他的信息位至多在一個方程中出現(xiàn)，則稱這組方程為正交校驗方程。這樣就可以根據(jù)被錯碼影響了的方程數(shù)目在方程組中是否占多數(shù)來判斷該信息位是否錯了。

參照式（3-4），得到監(jiān)督關(guān)系式如下：S1=C1+b1S2=C2+b2S3=C3+b3（式3-5）S4=C4+b1+b4S5=C5+b1+b2+b5S6=C6+b1+b2+b3+b5式3-5中的Si（i=1~6）稱為校正子，經(jīng)過簡單線性變換后，可以得出如下正交校驗方程組：S1=C1+b1S4=C4+b1+b4S5=C5+b1+b2+b5（式3-6）S2+S6=C6+b1+b2+b3+b5在（式3-6）中，只有信息位b1出現(xiàn)在每個方程中，監(jiān)督位和其他信息位均最多只出現(xiàn)一次。因此，在接收端解碼時，考察b1、c1至b6、c6等12個碼元，僅當(dāng)b1出錯時，式4-3中才可能有3個或3個以上方程等于“1”。從而能夠糾正b1的錯誤。按照這一原理畫出的此（2，1，6）卷積碼解碼原理方框圖示于圖4-12中。由此圖可見，當(dāng)信息位出現(xiàn)一個錯碼是，僅當(dāng)它位于信息位移存器的第6、3、2和1級時，才使校正子等于“1”。因此，這是的校正子序列為100111；反之，當(dāng)監(jiān)督位出現(xiàn)一個錯碼是，校正子序列將為100000.。由此可見，當(dāng)校正子序列中出現(xiàn)第一個“1”時，表示已經(jīng)檢出一個錯碼。后面的幾個校正子則指出是信息位錯了，還是監(jiān)督位錯了。圖中門限電路的輸入為代表式4-3的4個方程的4個電壓。門限電路將這4個電影（非模2）相加。當(dāng)相加結(jié)果大于或等于3時，門限電路輸出“1”，它除了送到輸出端的模2加法器上糾正輸出碼元b1的錯碼外，還送到校正子移存器糾正其中錯誤。

文中卷積碼解碼原理方框圖如圖3-18所示：圖3-18（2，1，6）卷積碼解碼原理方框圖

基于VHDL卷積碼解碼器的設(shè)計如圖3-19所示：圖3-19基于VHDL卷積碼解碼器的設(shè)計卷積碼譯碼編程的頂層文件如圖3-20所示：圖3-20卷積碼譯碼編程的頂層文件

3.3.4卷積碼編碼譯碼系統(tǒng)將M序列、卷積碼編碼、大數(shù)邏輯譯碼模塊連成一個編碼譯碼系統(tǒng)，該系統(tǒng)完成了M序列的產(chǎn)生，然后對M序列進(jìn)行了編碼和譯碼。其結(jié)構(gòu)如圖3-21所示：圖3-21卷積碼編碼譯碼系統(tǒng)結(jié)構(gòu)圖基于quartusII的仿真編碼譯碼系統(tǒng)的時序仿真結(jié)果如圖3-22所示：圖3-22卷積碼編碼譯碼系統(tǒng)的時序仿真結(jié)果圖中pn_15是M序列的波形，bm_out是對M序列編碼的輸出波形，ym_out是譯碼的輸出波形。其中pn_15和ym_out的波形是一樣的，只是有少許的時延，因此，該系統(tǒng)完成了對M序列的編碼和譯碼。3.4小型移動通信系統(tǒng) 將前面的M序列，QPSK調(diào)制、解調(diào)，卷積碼編碼、譯碼模塊，全部鏈接起來，組成一個小型的通信系統(tǒng)。該系統(tǒng)先產(chǎn)生M序列，然后對M序列卷積碼編碼，QPSK調(diào)制，解調(diào)，大數(shù)邏輯譯碼。其結(jié)構(gòu)如圖3-23所示：圖3-23移動通信系統(tǒng)結(jié)構(gòu)圖 基于QuartusII的仿真移動通信系統(tǒng)的時序仿真結(jié)果如圖3-24所示：圖3-24移動通信系統(tǒng)的時序仿真結(jié)果第四章硬件部分硬件總原理圖如圖4-1所示：圖4-1硬件原理總圖系統(tǒng)的硬件部分主要是CPLD芯片EPM7128S和少許外圍電路組成。外圍電路產(chǎn)生了系統(tǒng)時鐘信號和Start信號作為輸入信號，M序列、調(diào)制解調(diào)、編碼譯碼都是在芯片EPM7128S中完成的。

根據(jù)原理圖，畫出pcb板圖，然后做出硬件板。最后用數(shù)字示波器測量各測試點(diǎn)的波形如下所示：圖4-2輸入的時鐘信號與分頻后的時鐘信號在圖4-2中，上面波形是通過晶振產(chǎn)生的4M的時鐘信號，輸入，下面的波形是經(jīng)過4分頻輸出的信號。圖中下面的波形比上面的波形拓寬了4倍，得到了預(yù)期的結(jié)果。圖4-3M序列的信號與最后的譯碼輸出信號 在圖4-3中，上面的波形是M序列的信號波形，下面的波形是M序列信號經(jīng)過卷積編碼，QPSK調(diào)制，解調(diào)，卷積譯碼后輸出的信號波形。圖中兩個波形是一樣的，只是下面波形有一些拓寬。因此，得到了預(yù)期的結(jié)果。圖4-4編碼輸出信號與解調(diào)輸出信號在圖4-4中，上面的波形是M序列編碼后的輸出信號波形，下面的波形是M序列經(jīng)過編碼，調(diào)制，解調(diào)后輸出的信號波形。圖中兩個波形是一樣的，只是有一些延時。因此，得到了預(yù)期的結(jié)果。 下圖是所做的硬件板的實物圖，上面白色的方塊是一個4M的晶振，中間是CPLD的芯片EPM7128SLC84-15。左下角是電源的輸入線，紅的是正極，黑的是負(fù)極。右邊是分頻時鐘、M序列、編碼、調(diào)制、解調(diào)、譯碼的測試端口。圖4-5硬件實物圖

第五章總結(jié)本文介紹了可編程邏輯器CPLD、可編程片上系統(tǒng)開發(fā)軟件QuartusII及硬件描述語言VHDL。調(diào)制編碼是數(shù)字通信系統(tǒng)中的一個重要部分，文中敘述了調(diào)制解調(diào)、編碼譯碼技術(shù)的理論基礎(chǔ)和實現(xiàn)方案。本文始終采用的是模塊化得設(shè)計方法，這樣大大縮短了系統(tǒng)的開發(fā)周期，同時也方便調(diào)制。將每一個模塊的程序封裝成一個器件，這樣有很好的移植性，每一個模塊都可以方便的應(yīng)用到其他系統(tǒng)中。系統(tǒng)設(shè)計雖然滿足最初的設(shè)計要求，但由于時間有限，本文的研究工作還不夠完善，本設(shè)計只是一個孤立的系統(tǒng)，還需要通過實驗箱把程序下載到芯片中，然后自己焊制的硬件板才能完成對M序列調(diào)制解調(diào)、編碼譯碼的全部功能。

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致謝在論文即將完成之際，首先要感謝我的指導(dǎo)老師黃麗貞老師，在完成畢業(yè)設(shè)計撰寫論文的過程中，黃麗貞老師都用自己專業(yè)的知識對我進(jìn)行悉心的教導(dǎo)和無私的幫助，他豐富的專業(yè)知識、開闊的視野和敏銳的思維對我在整個畢業(yè)設(shè)計和撰寫論文過程中，起了非常大的影響。在此，還要感謝和我們班的同學(xué)。在設(shè)計過程中，通過同學(xué)的幫助，解決了許多自己無法解決的難題，他們并時常給我一些相關(guān)的信息對我的設(shè)計進(jìn)行比較大的幫助。在此，我非常感謝他們！此外還要感謝大學(xué)四年來所有的電子信息工程學(xué)院的老師們，在他們的教誨下，我掌握電子信息工程專業(yè)所需要學(xué)習(xí)的基礎(chǔ)和專業(yè)知識，為我以后的工作打下了堅實的基礎(chǔ)。

附錄1系統(tǒng)部分VHDL源代碼如下：--QPSK調(diào)制程序：libraryieee;useieee.std_logic_arith.all;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityPL_PSKisport(clk:instd_logic;--系統(tǒng)時鐘start:instd_logic;--開始調(diào)制信號x:instd_logic;--基帶信號y:outstd_logic);--調(diào)制信號endPL_PSK;architecturebehavofPL_PSKissignalq:integerrange0to7;--計數(shù)器signalxx:std_logic_vector(1downto0);--中間寄存器signalyy:std_logic_vector(1downto0);--2位并行碼寄存器signalf:std_logic_vector(3downto0);--載波fbeginprocess(clk)--通過對clk分頻，得到4種相位；并完成基帶信號的串并轉(zhuǎn)換beginifclk'eventandclk='1'thenifstart='0'thenq<=0;elsifq=0thenq<=1;f(3)<='1';f(1)<='0';xx(1)<=x;yy<=xx;elsifq=2thenq<=3;f(2)<='0';f(0)<='1';elsifq=4thenq<=5;f(3)<='0';f(1)<='1';xx(0)<=x;elsifq=6thenq<=7;f(2)<='1';f(0)<='0';elsifq=7thenq<=0;elseq<=q+1;endif;endif;endprocess;--ifyy="11"theny<=f(0);--elsifyy="10"theny<=f(1);--elsifyy="01"theny<=f(2);--elsey<=f(3);--endif;y<=f(0)whenyy="11"else--根據(jù)yy寄存器數(shù)據(jù)，輸出對應(yīng)的載波f(1)whenyy="10"elsef(2)whenyy="01"elsef(3);endbehav;--QPSK解調(diào)程序：--說明：解調(diào)信號說明如下表所示。將一個信號周期分成4份，高電平權(quán)值分別為0、0、0、0，低電平權(quán)值分別為1、1、2、3。載波波形載波相位加法器xx中間信號yyy000+0+2+3=5“00”9000+1+2+0=3“01”18001+1+0+0=2“10”27001+0+0+3=4“11”libraryieee;useieee.std_logic_arith.all;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityMPSKisport(clk_0:instd_logic;--系統(tǒng)時鐘 clk_1:instd_logic;start:instd_logic;--同步信號x:instd_logic;--已調(diào)信號y:outstd_logic);--基帶信號endMPSK;architecturebehavofMPSKissignalq:integerrange0to7;--計數(shù)器signalxx:std_logic_vector(2downto0);--加法器signalyyy:std_logic_vector(1downto0);--2位并行基代信號寄存器signalyy:std_logic_vector(2downto0);--寄存xx數(shù)據(jù)beginprocess(clk_1)beginifclk_1'eventandclk_1='1'thenifstart='0'thenq<=0; elsifq=0thenq<=1;yy<=xx;y<=yyy(0);elsifq=1thenq<=2;--把加法計數(shù)器的數(shù)據(jù)送入yy寄存器ifx='0'thenxx<="001";--調(diào)制信號x為低電平時，送入加法器的數(shù)據(jù)“001elsexx<="000";endif; elsifq=2thenq<=3;elsifq=3thenq<=4;ifx='0'thenxx<=xx+"001";--調(diào)制信號x為低電平時，送入加法器的數(shù)據(jù)“001endif;elsifq=4thenq<=5;y<=yyy(1);elsifq=5thenq<=6;ifx='0'thenxx<=xx+"010";--調(diào)制信號x為低電平時，送入加法器的數(shù)據(jù)“010endif; elsifq=6thenq<=7;elsifq=7thenq<=0;ifx='0'thenxx<=xx+"011";--調(diào)制信號x為低電平時，送入加法器的數(shù)據(jù)“011endif;endif;endif;endprocess;process(clk_0,yy)--此進(jìn)程根據(jù)yy寄存器里的數(shù)據(jù)進(jìn)行譯碼beginifclk_0'eventandclk_0='1'thenifyy="101"thenyyy<="00";--yy寄存器“101”對應(yīng)基帶碼“elsifyy="011"thenyyy<="01";--yy寄存器“011”對應(yīng)基帶碼“elsifyy="010"thenyyy<="10";--yy寄存器“010”對應(yīng)基帶碼“elsifyy="100"thenyyy<="11";--yy寄存器“100”對應(yīng)基帶碼“elseyyy<="00";endif;endif;endprocess;endbehav;--卷積碼編碼程序：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entitybmisport(start:instd_logic;--使能信號 clk:instd_logic;--時鐘入口 bm_in:instd_logic;--輸入數(shù)據(jù) bm_out:outstd_logic);--輸出數(shù)據(jù)endbm;architecturertlofbmissignalregisterb1:std_logic;--定義8個寄存器signalregisterb2:std_logic;signalregisterb3:std_logic;signalregisterb4:std_logic;signalregisterb5:std_logic;signalregisterb6:std_logic;signalregistery:std_logic;signalq:integerrange0to1;beginprocess(clk,start)beginif(start='0')then--復(fù)位信號為1時，清零bm_out<='0';q<=0;registery<='0';registerb1<='0';registerb2<='0';registerb3<='0';registerb4<='0';registerb5<='0';registerb6<='0';elseif(clk'eventandclk='1')then移位寄存器移位操作 registerb1<=registerb2; registerb2<=registerb3; registerb3<=registerb4; registerb4<=registerb5; registerb5<=registerb6; registerb6<=bm_in; 根據(jù)生成多項式進(jìn)行模2相加運(yùn)算 registery<=registerb6xorregisterb3xorregisterb2xorregisterb1; --并串轉(zhuǎn)換 if(q=0)then bm_out<=registerb6; q<=1; else bm_out<=registery; q<=0; endif; endif; endif; endprocess; endrtl; --大數(shù)邏輯譯碼程序：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entitydsymisport(start:instd_logic;--使能信號 clk:instd_logic;--時鐘入口 ym_in:instd_logic;--輸入數(shù)據(jù),信息位 ym_out:outstd_logic);--輸出數(shù)據(jù)enddsym;architecturertlofdsymissignalregisterc1:std_logic;--接受監(jiān)督位signalregisterc2:std_logic;--重算監(jiān)督位signalregistery:std_logic;--門限電路的輸出signalq:integerrange0to1;signalk:integerrange0to4;--計數(shù)器,計門限電路1的個數(shù)signalregisterb1:std_logic;--信息位移位寄存器signalregisterb2:std_logic;signalregisterb3:std_logic;signalregisterb4:std_logic;signalregisterb5:std_logic;signalregisterb6:std_logic;signalregisters1:std_logic;--校正子移位寄存器signalregisters2:std_logic;signalregisters3:std_logic;signalregisters4:std_logic;signalregisters5:std_logic;signalregisters6:std_logic;beginprocess(clk,start)beginif(start='0')then--復(fù)位信號為1時，清零ym_out<='0';q<=0;k<=0;registery<='0';registerc1<='0';registerc2<='0';registerb1<='0';registerb2<='0';registerb3<='0';registerb4<='0';registerb5<='0';registerb6<='0';registers1<='0';registers2<='0';registers3<='0';registers4<='0';registers5<='0';registers6<='0';elseif(clk'eventandclk='1')then if(q=0)then --接收信息位 registerb1<=registerb2; registerb2<=registerb3; registerb3<=registerb4; registerb4<=registerb5; registerb5<=registerb6;registerb6<=ym_in; q<=1; else--接收監(jiān)督位 registerc1<=ym_in; q<=0; --重算監(jiān)督位 registerc2<=registerb6xorregisterb3xorregisterb2xorregisterb1; registers1<=registers2; registers2<=registers3; registers3<=registers4; registers4<=registers5; registers5<=registers6; --計算校正子 registers6<=registerc1xorregisterc2; --計算門限電路中1的個數(shù) if(registers6xorregisters2)='1'then k<=k+1; endif; ifregisters5='1'then k<=k+1; endif; ifregisters4='1'then k<=k+1; endif; ifregisters1='1'then k<=k+1; endif; if(k>=3)then registery<='1'; else registery<='0'; endif; --糾正校正子移存器中的錯誤 registers6<=registers6xorregistery; registers5<=registers5xorregistery; registers4<=registers4xorregistery; --糾正輸出碼元b1中的錯誤 ym_out<=registerb1xorregistery; endif; endif; endif; endprocess; endrtl;

附錄2硬件pcb板圖：

學(xué)位論文原創(chuàng)性聲明學(xué)位論文作者（本人簽名）：年月日學(xué)位論文出版授權(quán)書論文密級：□公開 □保密（___年__月至__年__月）(作者簽名：_______導(dǎo)師簽名：______________年_____月_____日_______年_____月_____日

獨(dú)創(chuàng)聲明本人鄭重聲明：所呈交的畢業(yè)設(shè)計(論文)，是本人在指導(dǎo)老師的指導(dǎo)下，獨(dú)立進(jìn)行研究工作所取得的成果，成果不存在知識產(chǎn)權(quán)爭議。盡我所知，除文中已經(jīng)注明引用的內(nèi)容外，本設(shè)計（論文）不含任何其他個人或集體已經(jīng)發(fā)表或撰寫過的作品成果。對本文的研究做出重要貢獻(xiàn)的個人和集體均已在文中以明確方式標(biāo)明。本聲明的法律后果由本人承擔(dān)。

作者簽名:二〇一〇年九月二十日

畢業(yè)設(shè)計（論文）使用授權(quán)聲明本人完全了解濱州學(xué)院關(guān)于收集、保存、使用畢業(yè)設(shè)計（論文）的規(guī)定。本人愿意按照學(xué)校要求提交學(xué)位論文的印刷本和電子版，同意學(xué)校保存學(xué)位論文的印刷本和電子版，或采用影印、數(shù)字化或其它復(fù)制手段保存設(shè)計（論文）；同意學(xué)校在不以營利為目的的前提下，建立目錄檢索與閱覽服務(wù)系統(tǒng)，公布設(shè)計（論文）的部分或全部內(nèi)容，允許他人依法合理使用。（保密論文在解密后遵守此規(guī)定）

作者簽名:二〇一〇年九月二十日

致謝時間飛逝，大學(xué)的學(xué)習(xí)生活很快就要過去，在這四年的學(xué)習(xí)生活中，收獲了很多，而這些成績的取得是和一直關(guān)心幫助我的人分不開的。首先非常感謝學(xué)校開設(shè)這個課題，為本人日后從事計算機(jī)方面的工作提供了經(jīng)驗，奠定了基礎(chǔ)。本次畢業(yè)設(shè)計大概持續(xù)了半年，現(xiàn)在終于到結(jié)尾了。本次畢業(yè)設(shè)計是對我大學(xué)四年學(xué)習(xí)下來最好的檢驗。經(jīng)過這次畢業(yè)設(shè)計，我的能力有了很大的提高，比如操作能力、分析問題的能力、合作精神、嚴(yán)謹(jǐn)?shù)墓ぷ髯黠L(fēng)等方方面面都有很大的進(jìn)步。這期間凝聚了很多人的心血，在此我表示由衷的感謝。沒有他們的幫助，我將無法順利完成這次設(shè)計。首先，我要特別感謝我的知道郭謙功老師對我的悉心指導(dǎo)，在我的論文書寫及設(shè)計過程中給了我大量的幫助和指導(dǎo)，為我理清了設(shè)計思路和操作方法，并對我所做的課題提出了有效的改進(jìn)方案。郭謙功老師淵博的知識、嚴(yán)謹(jǐn)?shù)淖黠L(fēng)和誨人不倦的態(tài)度給我留下了深刻的印象。從他身上，我學(xué)到了許多能受益終生的東西。再次對周巍老師表示衷心的感謝。其次，我要感謝大學(xué)四年中所有的任課老師和輔導(dǎo)員在學(xué)習(xí)期間對我的嚴(yán)格要求，感謝他們對我學(xué)習(xí)上和生活上的幫助，使我了解了許多專業(yè)知識和為人的道理，能夠在今后的生活道路上有繼續(xù)奮斗的力量。另外，我還要感謝大學(xué)四年和我一起走過的同學(xué)朋友對我的關(guān)心與支持，與他們一起學(xué)習(xí)、生活，讓我在大學(xué)期間生活的很充實，給我留下了很多難忘的回憶。最后，我要感謝我的父母對我的關(guān)系和理解，如果沒有他們在我的學(xué)習(xí)生涯中的無私奉獻(xiàn)和默默支持，我將無法順利完成今天的學(xué)業(yè)。四年的大學(xué)生活就快走入尾聲，我們的校園生活就要劃上句號，心中是無盡的難舍與眷戀。從這里走出，對我的人生來說，將是踏上一個新的征程，要把所學(xué)的知識應(yīng)用到實際工作中去?；厥姿哪?，取得了些許成績，生活中有快樂也有艱辛。感謝老師四年來對我孜孜不倦的教誨，對我成長的關(guān)心和愛護(hù)。學(xué)友情深，情同兄妹。四年的風(fēng)風(fēng)雨雨，我們一同走過，充滿著關(guān)愛，給我留下了值得珍藏的最美好的記憶。在我的十幾年求學(xué)歷程里，離不開父母的鼓勵和支持，是他們辛勤的勞作，無私的付出，為我創(chuàng)造良好的學(xué)習(xí)條件，我才能順利完成完成學(xué)業(yè)，感激他們一直以來對我的撫養(yǎng)與培育。最后，我要特別感謝我的導(dǎo)師趙達(dá)睿老師、和研究生助教熊偉麗老師。是他們在我畢業(yè)的最后關(guān)頭給了我們巨大的幫助與鼓勵，給了我很多解決問題的思路，在此表示衷心的感激。老師們認(rèn)真負(fù)責(zé)的工作態(tài)度，嚴(yán)謹(jǐn)?shù)闹螌W(xué)精神和深厚的理論水平都使我收益匪淺。他無論在理論上還是在實踐中，都給與我很大的幫助，使我得到不少的提高這對于我以后的工作和學(xué)習(xí)都有一種巨大的幫助，感謝他耐心的輔導(dǎo)。在論文的撰寫過程中老師們給予我很大的幫助，幫助解決了不少的難點(diǎn)，使得論文能夠及時完成，這里一并表示真誠的感謝?；贑8051F單片機(jī)直流電動機(jī)反饋控制系統(tǒng)的設(shè)計與研究基于單片機(jī)的嵌入式Web服務(wù)器的研究MOTOROLA單片機(jī)MC68HC（8）05PV8/A內(nèi)嵌EEPROM的工藝和制程方法及對良率的影響研究基于模糊控制的電阻釬焊單片機(jī)溫度控制系統(tǒng)的研制基于MCS-51系列單片機(jī)的通用控制模塊的研究基于單片機(jī)實現(xiàn)的供暖系統(tǒng)最佳啟停自校正（STR）調(diào)節(jié)器單片機(jī)控制的二級倒立擺系統(tǒng)的研究基于增強(qiáng)型51系列單片機(jī)的TCP/IP協(xié)議棧的實現(xiàn)基于單片機(jī)的蓄電池自動監(jiān)測系統(tǒng)基于32位嵌入式單片機(jī)系統(tǒng)的圖像采集與處理技術(shù)的研究基于單片機(jī)的作物營養(yǎng)診斷專家系統(tǒng)的研究基于單片機(jī)的交流伺服電機(jī)運(yùn)動控制系統(tǒng)研究與開發(fā)基于單片機(jī)的泵管內(nèi)壁硬度測試儀的研制基于單片機(jī)的自動找平控制系統(tǒng)研究基于C8051F040單片機(jī)的嵌入式系統(tǒng)開發(fā)基于單片機(jī)的液壓動力系統(tǒng)狀態(tài)監(jiān)測儀開發(fā)模糊Smith智能控制方法的研究及其單片機(jī)實現(xiàn)一種基于單片機(jī)的軸快流CO〈,2〉激光器的手持控制面板的研制基于雙單片機(jī)沖床數(shù)控系統(tǒng)的研究基于CYGNAL單片機(jī)的在線間歇式濁度儀的研制基于單片機(jī)的噴油泵試驗臺控制器的研制基于單片機(jī)的軟起動器的研究和設(shè)計基于單片機(jī)控制的高速快走絲電火花線切割機(jī)床短循環(huán)走絲方式研究基于單片機(jī)的機(jī)電產(chǎn)品控制系統(tǒng)開發(fā)基于PIC單片機(jī)的智能手機(jī)充電器基于單片機(jī)的實時內(nèi)核設(shè)計及其應(yīng)用研究基于單片機(jī)的遠(yuǎn)程抄表系統(tǒng)的設(shè)計與研究基于單片機(jī)的煙氣二氧化硫濃度檢測儀的研制基于微型光譜儀的單片機(jī)系統(tǒng)單片機(jī)系統(tǒng)軟件構(gòu)件開發(fā)的技術(shù)研究基于單片機(jī)的液體點(diǎn)滴速度自動檢測儀的研制基于單片機(jī)系統(tǒng)的多功能溫度測量儀的研制基于PIC單片機(jī)的電能采集終端的設(shè)計和應(yīng)用基于單片機(jī)的光纖光柵解調(diào)儀的研制氣壓式線性摩擦焊機(jī)單片機(jī)控制系統(tǒng)的研制基于單片機(jī)的數(shù)字磁通門傳感器基于單片機(jī)的旋轉(zhuǎn)變壓器-數(shù)字轉(zhuǎn)換器的研究基于單片機(jī)的光纖Bragg光柵解調(diào)系統(tǒng)的研究單片機(jī)控制的便攜式多功能乳腺治療儀的研制基于C8051F020單片機(jī)的多生理信號檢測儀基于單片機(jī)的電機(jī)運(yùn)動控制系統(tǒng)設(shè)計Pico專用單片機(jī)核的可測性設(shè)計研究基于MCS-51單片機(jī)的熱量計基于雙單片機(jī)的智能遙測微型氣象站MCS-51單片機(jī)構(gòu)建機(jī)器人的實踐研究基于單片機(jī)的輪軌力檢測基于單片機(jī)的GPS定位儀的研究與實現(xiàn)基于單片機(jī)的電液伺服控制系統(tǒng)用于單片機(jī)系統(tǒng)的MMC卡文件系統(tǒng)研制基于單片機(jī)的時控和計數(shù)系統(tǒng)性能優(yōu)化的研究基于單片機(jī)和CPLD的粗光柵位移測量系統(tǒng)研究單片機(jī)控制的后備式方波UPS提升高職學(xué)生單片機(jī)應(yīng)用能力的探究基于單片機(jī)控制的自動低頻減載裝置研究基于單片機(jī)控制的水下焊接電源的研究基于單片機(jī)的多通道數(shù)據(jù)采集系統(tǒng)基于uPSD3234單片機(jī)的氚表面污染測量儀的研制基于單片機(jī)的紅外測油儀的研究96系列單片機(jī)仿真器研究與設(shè)計基于單片