基本邏輯運(yùn)算

基本邏輯運(yùn)算第一頁，共四十四頁，編輯于2023年，星期日一、基本邏輯運(yùn)算設(shè)：開關(guān)閉合=“1”開關(guān)不閉合=“0”燈亮，L=1燈不亮，L=0

2.1基本邏輯運(yùn)算

與邏輯——只有當(dāng)決定一件事情的條件全部具備之后，這件事情才會發(fā)生。1．與運(yùn)算與邏輯表達(dá)式：AB燈L不閉合不閉合閉合閉合不閉合閉合不閉合閉合不亮不亮不亮亮0101BLA0011輸入0001輸出

與邏輯真值表第二頁，共四十四頁，編輯于2023年，星期日2．或運(yùn)算或邏輯表達(dá)式：

L＝A+B

或邏輯——當(dāng)決定一件事情的幾個條件中，只要有一個或一個以上條件具備，這件事情就發(fā)生。AB燈L不閉合不閉合閉合閉合不閉合閉合不閉合閉合不亮亮亮亮0101BLA0011輸入0111輸出

或邏輯真值表第三頁，共四十四頁，編輯于2023年，星期日3．非運(yùn)算非邏輯——某事情發(fā)生與否，僅取決于一個條件，而且是對該條件的否定。即條件具備時事情不發(fā)生；條件不具備時事情才發(fā)生。A燈L閉合不閉合不亮亮LA0110非邏輯真值表非邏輯表達(dá)式：

第四頁，共四十四頁，編輯于2023年，星期日

2.2、常用復(fù)合邏輯2．或非

——由或運(yùn)算和非運(yùn)算組合而成。

1．與非

——由與運(yùn)算和非運(yùn)算組合而成。0101BLA0011輸入1110輸出

“與非”真值表0101BLA0011輸入1000輸出

“或非”真值表第五頁，共四十四頁，編輯于2023年，星期日3．“異或”和“同或”異或是一種二變量邏輯運(yùn)算，當(dāng)兩個變量取值相同時，邏輯函數(shù)值為0；當(dāng)兩個變量取值不同時，邏輯函數(shù)值為1。0101BLA0011輸入0110輸出

“異或”真值表異或的邏輯表達(dá)式為：第六頁，共四十四頁，編輯于2023年，星期日(1)兩變量的“異或邏輯”和“同或邏輯”互為反函數(shù)。BAL=A=+B兩變量的“異或邏輯”和“同或邏輯”互為反函數(shù)。第七頁，共四十四頁，編輯于2023年，星期日圖2–11多變量的“異或”電路

(2)多變量的“異或”及“同或”邏輯多變量的“異或”或“同或”運(yùn)算，要利用兩變量的“異或門”或“同或門”來實(shí)現(xiàn)。圖2–12多變量的“同或”電路第八頁，共四十四頁，編輯于2023年，星期日由圖2-11(a)得：由圖2-11(b)得：由圖2-12(a)得：由圖2-12(b)得：⊙⊙第九頁，共四十四頁，編輯于2023年，星期日(2)偶數(shù)個變量的“同或”，等于這偶數(shù)個變量的“異或”之非。如：A⊙B=A⊙B⊙C⊙D=奇數(shù)個變量的“同或”，等于這奇數(shù)個變量的“異或”。如：A⊙B⊙C=

將0,1值代入多變量的異或式中可得出如下結(jié)論。(1)奇數(shù)個“1”相異或結(jié)果為1；偶數(shù)個1相異或結(jié)果為0。第十頁，共四十四頁，編輯于2023年，星期日2.2.5邏輯運(yùn)算的優(yōu)先級別邏輯運(yùn)算的優(yōu)先級別決定了邏輯運(yùn)算的先后順序。在求解邏輯函數(shù)時，應(yīng)首先進(jìn)行級別高的邏輯運(yùn)算。各種邏輯運(yùn)算的優(yōu)先級別，由高到低的排序如下：長非號是指非號下有多個變量的非號。2.2.6邏輯運(yùn)算的完備性（略）第十一頁，共四十四頁，編輯于2023年，星期日2.2.7正負(fù)邏輯在數(shù)字系統(tǒng)中，邏輯值是用邏輯電平表示的。若用邏輯高電平UH表示邏輯“真”，用邏輯低電平UL表示邏輯“假”，則稱為正邏輯；反之，則稱為負(fù)邏輯。表2-5電位關(guān)系與正、負(fù)邏輯

同樣的方法可得到正與等于負(fù)或，正異或等于負(fù)同或。第十二頁，共四十四頁，編輯于2023年，星期日集成門電路的分類1.按內(nèi)部有源器件的不同分為：雙極型晶體管集成門電路：LSTTL、ECL、I2L單極型MOS集成門電路：CMOS、NMOS、PMOS、LDMOS、VDMOS……晶體管和MOS管集成門電路：BiCMOS2.按集成度分為：SSI（小規(guī)模IC）、MSI（中規(guī)模IC）、LSI（大規(guī)模IC）、VLSI（超大規(guī)模IC）。2.3集成邏輯門第十三頁，共四十四頁，編輯于2023年，星期日2.3.1TTL與非門的基本結(jié)構(gòu)及工作原理第十四頁，共四十四頁，編輯于2023年，星期日1.電路基本結(jié)構(gòu)第十五頁，共四十四頁，編輯于2023年，星期日2．功能分析（1）輸入全為高電平3.6V時。

T2、T3飽和導(dǎo)通，實(shí)現(xiàn)了與非門的邏輯功能之一：輸入全為高電平時，輸出為低電平。由于T2飽和導(dǎo)通，VC2=1V。T4和二極管D都截止。由于T3飽和導(dǎo)通，輸出電壓為：VO=VCES3≈0.3V第十六頁，共四十四頁，編輯于2023年，星期日該發(fā)射結(jié)導(dǎo)通，VB1=1V。T2、T3都截止。（2）輸入有低電平0.3V時。

實(shí)現(xiàn)了與非門的邏輯功能的另一方面：輸入有低電平時，輸出為高電平。忽略流過RC2的電流，VB4≈VCC=5V。由于T4和D導(dǎo)通，所以：VO≈VCC-VBE4-VD

=5-0.7-0.7=3.6（V）綜合上述兩種情況，該電路滿足與非的邏輯功能，即：第十七頁，共四十四頁，編輯于2023年，星期日3主要參數(shù)（1)TTL與非門提高工作速度的原理a.采用多發(fā)射極三極管加快了存儲電荷的消散過程。第十八頁，共四十四頁，編輯于2023年，星期日b.采用了推拉式輸出級，輸出阻抗比較小，可迅速給負(fù)載電容充放電。第十九頁，共四十四頁，編輯于2023年，星期日（2)TTL與非門傳輸延遲時間tpd導(dǎo)通延遲時間tPHL——從輸入波形上升沿的中點(diǎn)到輸出波形下降沿的中點(diǎn)所經(jīng)歷的時間。一般TTL與非門傳輸延遲時間tpd的值為幾納秒～十幾個納秒。截止延遲時間tPLH——從輸入波形下降沿的中點(diǎn)到輸出波形上升沿的中點(diǎn)所經(jīng)歷的時間。與非門的傳輸延遲時間tpd：

第二十頁，共四十四頁，編輯于2023年，星期日（3）抗干擾能力1．電壓傳輸特性曲線：Vo=f（Vi）ABCDE第二十一頁，共四十四頁，編輯于2023年，星期日（1）輸出高電平電壓VOH——在正邏輯體制中代表邏輯“1”的輸出電壓。VOH的理論值為3.6V，產(chǎn)品規(guī)定輸出高電壓的最小值VOH（min）=2.4V。VOH的標(biāo)準(zhǔn)值是3V。（2）輸出低電平電壓VOL——在正邏輯體制中代表邏輯“0”的輸出電壓。VOL的理論值為0.3V，產(chǎn)品規(guī)定輸出低電壓的最大值VOL（max）=0.4V。VOL的標(biāo)準(zhǔn)值是0.3V。（3）關(guān)門電平電壓VOFF——是指輸出電壓下降到VOH（min）時對應(yīng)的輸入電壓。即輸入低電壓的最大值。在產(chǎn)品手冊中常稱為輸入低電平電壓，用VIL（max）表示。產(chǎn)品規(guī)定VIL（max）=0.8V。(0.8-1V)幾個重要參數(shù)第二十二頁，共四十四頁，編輯于2023年，星期日（4）開門電平電壓VON——是指輸出電壓下降到VOL（max）時對應(yīng)的輸入電壓。即輸入高電壓的最小值。在產(chǎn)品手冊中常稱為輸入高電平電壓，用VIH（min）表示。產(chǎn)品規(guī)定VIH（min）=2V。(1.4-1.8V)（5）閾值電壓Vth——電壓傳輸特性的過渡區(qū)所對應(yīng)的輸入電壓，即決定電路截止和導(dǎo)通的分界線，也是決定輸出高、低電壓的分界線。近似地：Vth≈VOFF≈VON即Vi＜Vth，與非門關(guān)門，輸出高電平；Vi＞Vth，與非門開門，輸出低電平。Vth又常被形象化地稱為門檻電壓。Vth的值為1.3V～1.４V。第二十三頁，共四十四頁，編輯于2023年，星期日低電平噪聲容限

VNL＝VOFF-VOL（max）＝0.8V-0.4V＝0.4V高電平噪聲容限

VNH＝VOH（min）-VON＝2.4V-2.0V＝0.4V（6)噪聲容限—TTL門電路的輸出高低電平是一個范圍，即它的輸入信號允許一定的容差。第二十四頁，共四十四頁，編輯于2023年，星期日（7）輸入低電平電流IIL與輸入高電平電流IIH

1.輸入低電平電流IIL——是指當(dāng)門電路的輸入端接低電平時，從

門電路輸入端流出的電流?？梢运愠觯寒a(chǎn)品規(guī)定IIL＜1.6mA。2.輸入高電平電流IIH——是指當(dāng)門電路的輸入端接高電平時，流入輸入端的電流。產(chǎn)品規(guī)定：IIH＜40uA。第二十五頁，共四十四頁，編輯于2023年，星期日

（8）灌電流負(fù)載——當(dāng)驅(qū)動門輸出低電平時，電流從負(fù)載門

灌入驅(qū)動門。

NOL稱為輸出低電平時的扇出系數(shù)。產(chǎn)品規(guī)定IOL=16mA。

（9）拉電流負(fù)載——當(dāng)驅(qū)動門輸出高電平時，電流從驅(qū)動門

拉出,流至負(fù)載門的輸入端。

NOH稱為輸出高電平時的扇出系數(shù)。產(chǎn)品規(guī)定:IOH=0.4mA。由此可得出：

一般NOL≠NOH，常取兩者中的較小值作為門電路的扇出系數(shù)，用NO表示。第二十六頁，共四十四頁，編輯于2023年，星期日在工程實(shí)踐中，有時需要將幾個門的輸出端并聯(lián)使用，以實(shí)現(xiàn)與邏輯，稱為線與。普通的TTL門電路不能進(jìn)行線與。為此，專門生產(chǎn)了一種可以進(jìn)行線與的門電路——集電極開路門。2.3.2集電極開路門（OC門）和三態(tài)門1）OC門第二十七頁，共四十四頁，編輯于2023年，星期日（1）實(shí)現(xiàn)線與。邏輯關(guān)系為:OC門主要有以下幾方面的應(yīng)用：（2）實(shí)現(xiàn)電平轉(zhuǎn)換。如圖示，可使輸出高電平變?yōu)?0V。（3）用做驅(qū)動器。如圖是用來驅(qū)動發(fā)光二極管的電路。第二十八頁，共四十四頁，編輯于2023年，星期日（1）當(dāng)輸出高電平時

RP不能太大。RP為最大值時要保證輸出電壓為VOH（min）。OC門進(jìn)行線與時，外接上拉電阻RP的選擇：得：VCC-VOH（min）=IIHRP（max）

由：第二十九頁，共四十四頁，編輯于2023年，星期日（2）當(dāng)輸出低電平時

所以：RP（min）＜RP＜RP（max）由：

RP不能太小。RP為最小值時要保證輸出電壓為VOL（max）。得：第三十頁，共四十四頁，編輯于2023年，星期日（1）三態(tài)輸出門的結(jié)構(gòu)及工作原理。當(dāng)EN=0時，G輸出為1，D1截止，相當(dāng)于一個正常的二輸入端與非門，稱為正常工作狀態(tài)。當(dāng)EN=1時，G輸出為0，T4、T3都截止。這時從輸出端L看進(jìn)去，呈現(xiàn)高阻，稱為高阻態(tài)，或禁止態(tài)。2）三態(tài)門去掉非門G，則EN=1時，為工作狀態(tài)，EN=0時，為高阻態(tài)。第三十一頁，共四十四頁，編輯于2023年，星期日三態(tài)門在計算機(jī)總線結(jié)構(gòu)中有著廣泛的應(yīng)用。（a）組成單向總線——實(shí)現(xiàn)信號的分時單向傳送。（b）組成雙向總線，實(shí)現(xiàn)信號的分時雙向傳送。（2）三態(tài)門的應(yīng)用第三十二頁，共四十四頁，編輯于2023年，星期日MOS管的結(jié)構(gòu)S(Source)：源極G(Gate)：柵極D(Drain)：漏極B(Substrate):襯底金屬層氧化物層半導(dǎo)體層PN結(jié)2.3.3CMOS門電路的構(gòu)成第三十三頁，共四十四頁，編輯于2023年，星期日1.CMOS非門（反相器）分析CMOS門電路的方法：MOS管從柵極輸入，漏極輸出；對N溝道管，輸入邏輯1導(dǎo)通（相當(dāng)于開關(guān)閉合），輸入邏輯0截止（相當(dāng)于開關(guān)斷開）；對P溝道管則相反，即輸入邏輯0導(dǎo)通，輸入邏輯1截止。CMOS邏輯門電路是由N溝道MOSFET和P溝道MOSFET互補(bǔ)而成。第三十四頁，共四十四頁，編輯于2023年，星期日2.CMOS與非門YVABDDTP1TN2TN1P2T第三十五頁，共四十四頁，編輯于2023年，星期日3.CMOS或非門YVABP1TDDTN2P2TN1T第三十六頁，共四十四頁，編輯于2023年，星期日后級為與或非門，經(jīng)過邏輯變換，可得：4．CMOS異或門電路由兩級組成，前級為或非門，輸出為第三十七頁，共四十四頁，編輯于2023年，星期日當(dāng)EN=1時，TP2和TN2同時截止，輸出為高阻狀態(tài)。所以，這是一個低電平有效的三態(tài)門。5．CMOS三態(tài)門當(dāng)EN=0時，TP2和TN2同時導(dǎo)通，為正常的非門，輸出1△ALEN第三十八頁，共四十四頁，編輯于2023年，星期日一、TTL與CMOS器件之間的接口問題

兩種不同類型的集成電路相互連接，驅(qū)動門必須要為負(fù)載門提供符合要求的高低電平和足夠的輸入電流，即要滿足下列條件：

驅(qū)動門的VOH（min）≥負(fù)載門的VIH（min）驅(qū)動門的VOL（max）≤負(fù)載門的VIL（max）驅(qū)動門的IOH（max）≥負(fù)載門的IIH（總）驅(qū)動門的IOL（max）≥負(fù)載門的IIL（總）2.3.4集成邏輯門電路的應(yīng)用

第三十九頁，共四十四頁，編輯于2023年，星期日（b）用TTL門電路驅(qū)動5V低電流繼電器，其中二極管D作保護(hù)，用以防止過電壓。二、TTL和CMOS電路帶負(fù)載時的接口問題1．對于電流較小、電平能夠匹配的負(fù)載可以直接驅(qū)動。（a）用TTL門電路驅(qū)動發(fā)光二極管LED，這時只要在電路中串接一個約幾百W的限流電阻即可。第四十頁，共四十四頁，編輯于2023年，星期日2．帶大電流負(fù)載（a）可將同一芯