第二章存儲(chǔ)器

第二章存儲(chǔ)器第一頁(yè)，共五十頁(yè)，編輯于2023年，星期四概述存儲(chǔ)器是計(jì)算機(jī)的重要部件，有記憶功能，用來(lái)存放指令代碼和操作數(shù)。內(nèi)存（主存）主機(jī)內(nèi)部由半導(dǎo)體器件構(gòu)成輔助存儲(chǔ)器位于主機(jī)外部用接口與主機(jī)連接

高速緩沖存儲(chǔ)器主存和微處理器之間

第二頁(yè)，共五十頁(yè)，編輯于2023年，星期四雙極型MOS型工藝隨機(jī)存儲(chǔ)器（RAM）只讀存儲(chǔ)器（ROM）半存導(dǎo)儲(chǔ)體器靜態(tài)RAM（SRAM）動(dòng)態(tài)RAM（DRAM/iRAM）

掩膜式ROM（MROM）可編程ROM（PROM）可擦除PROM（EPROM）電可擦除PROM（EEPROM)§2.1半導(dǎo)體存儲(chǔ)器的分類及性能指標(biāo)第三頁(yè)，共五十頁(yè)，編輯于2023年，星期四1.容量存儲(chǔ)器芯片的容量是以存儲(chǔ)1位（bit）二進(jìn)制數(shù)為單位的，因此存儲(chǔ)器的容量即指每個(gè)存儲(chǔ)器芯片所能存儲(chǔ)的二進(jìn)制數(shù)的位數(shù)。存儲(chǔ)器容量=存儲(chǔ)單元數(shù)x位數(shù)例1Kx8雖然微型計(jì)算機(jī)的字長(zhǎng)已經(jīng)達(dá)到16位、32位甚至64位，但其內(nèi)存仍以一個(gè)字節(jié)為一個(gè)單元，不過(guò)在這種微型計(jì)算機(jī)中，一次可同時(shí)對(duì)2、4、8個(gè)單元進(jìn)行訪問(wèn)。第四頁(yè)，共五十頁(yè)，編輯于2023年，星期四2.存取速度存儲(chǔ)器芯片的存取速度是用存取時(shí)間來(lái)衡量的。它是指從CPU給出有效的存儲(chǔ)器地址信息到完成有效數(shù)據(jù)存取所需要的時(shí)間。存取時(shí)間越短，則速度越快。超高速存儲(chǔ)器的存取時(shí)間已小于20ns，中速存儲(chǔ)器在100~200ns之間，低速存儲(chǔ)器的存取時(shí)間在300ns以上。3.可靠性4.功耗5.價(jià)格第五頁(yè)，共五十頁(yè)，編輯于2023年，星期四§2.2隨機(jī)存儲(chǔ)器(RAM)數(shù)據(jù)存儲(chǔ)器，不能長(zhǎng)期保存數(shù)據(jù)，掉電后數(shù)據(jù)丟失，一般可對(duì)部分RAM配置掉電保護(hù)電路，在掉電過(guò)程中實(shí)現(xiàn)電源切換。1）.靜態(tài)存儲(chǔ)器（SRAM）SRAM內(nèi)部采用雙穩(wěn)態(tài)電路存儲(chǔ)二進(jìn)制數(shù)信息0和1。第六頁(yè)，共五十頁(yè)，編輯于2023年，星期四SRAM數(shù)據(jù)位基本存儲(chǔ)電路圖

第七頁(yè)，共五十頁(yè)，編輯于2023年，星期四16×16陣列存儲(chǔ)器內(nèi)部結(jié)構(gòu)方框圖

第八頁(yè)，共五十頁(yè)，編輯于2023年，星期四16×16×8組成256字節(jié)RAM方框圖第九頁(yè)，共五十頁(yè)，編輯于2023年，星期四存儲(chǔ)器的容量＝2Ｎ,其中Ｎ為所需片內(nèi)地址線的根數(shù)。

1KB，片內(nèi)地址線10根（A9～A0）2KB，片內(nèi)地址線11根（A10～A0）4KB，片內(nèi)地址線12根（A11～A0）8KB，片內(nèi)地址線13根（A12～A0）

16×16存儲(chǔ)陣列需要八根地址信號(hào)線（A7～A0），稱為片內(nèi)地址線，不同容量的存儲(chǔ)器所需要的片內(nèi)地址線根數(shù)不同。第十頁(yè)，共五十頁(yè)，編輯于2023年，星期四

SRAM采用雙穩(wěn)態(tài)電路，使用晶體管較多，所以集成度低，大容量的SRAM不多見，常用容量一般不超過(guò)1MB

SRAM芯片型號(hào)6116（2K×8）、6264（8K×8）、62128（16K×8）、62256（32K×8）6116芯片的容量為2K×8位，有2048個(gè)存儲(chǔ)單元，片內(nèi)地址線11根A10～A0，7根用于行地址譯碼輸入，4根用于列地址譯碼輸入，從而形成了16×128個(gè)位存儲(chǔ)陣列，6116芯片以字節(jié)為單位即總共有8×16×128＝16384個(gè)存儲(chǔ)位。第十一頁(yè)，共五十頁(yè)，編輯于2023年，星期四第十二頁(yè)，共五十頁(yè)，編輯于2023年，星期四2.動(dòng)態(tài)隨機(jī)存儲(chǔ)器（DRAM)電容C有電荷時(shí)，為邏輯“1”，沒有電荷時(shí)，為邏輯“0”。電容都存在漏電，電容的放電過(guò)程導(dǎo)致電荷流失，信息也就丟失，解決的辦法是刷新，即每隔一定時(shí)間（一般為2ms）就要刷新一次，使原來(lái)處于邏輯電平“1”的電容的電荷又得到補(bǔ)充，而原來(lái)處于電平“0”的電容仍保持“0”。第十三頁(yè)，共五十頁(yè)，編輯于2023年，星期四讀操作時(shí)，根據(jù)行地址譯碼，某一條行選擇線為高電平，本行上存儲(chǔ)電路中的管子T導(dǎo)通，連在每一列上的刷新放大器讀取對(duì)應(yīng)存儲(chǔ)電容上的電壓值。刷新放大器將此電壓值轉(zhuǎn)換為對(duì)應(yīng)的邏輯電平“0”或“1”，寫到存儲(chǔ)電容上，而列地址譯碼產(chǎn)生列選擇信號(hào)，所選中的列存儲(chǔ)電路才受到驅(qū)動(dòng)，從而可讀取信息。寫操作時(shí)，行選擇信號(hào)為“1”，T管處于導(dǎo)通狀態(tài)，此時(shí)列選擇信號(hào)也為“1”，則此基本存儲(chǔ)電路被選中，于是由外接數(shù)據(jù)線送來(lái)的信息通過(guò)刷新放大器和T管送到電容C上。第十四頁(yè)，共五十頁(yè)，編輯于2023年，星期四刷新是逐行進(jìn)行的，當(dāng)某一行選擇信號(hào)為“1”時(shí)，表示選中了該行，電容上信息送到刷新放大器上，刷新放大器又對(duì)這些電容立即進(jìn)行重寫。刷新時(shí)，列選擇信號(hào)總是為“0”，因此電容上信息不可能被送到數(shù)據(jù)總線上。動(dòng)態(tài)RAM2164第十五頁(yè)，共五十頁(yè)，編輯于2023年，星期四DRAM芯片2164A的容量為64K×1bit，即片內(nèi)有65536個(gè)存儲(chǔ)單元，每個(gè)單元只有1位數(shù)據(jù)，用8片2164A才能構(gòu)成64KB的存儲(chǔ)器，尋址64KB的存儲(chǔ)空間需片內(nèi)地址線16根。為減少芯片地址線引腳數(shù)目，片內(nèi)地址線又分為行地址線和列地址線且分時(shí)工作，這樣DRAM，對(duì)外部只需引出8條地址線。芯片內(nèi)部有地址鎖存器，利用多路開關(guān)，由列地址選通信號(hào)CAS把后送來(lái)的8位地址送至列地址鎖存器，這8條地址線也用于刷新，刷新時(shí)一次選中一行，2ms內(nèi)全部刷新一次。

第十六頁(yè)，共五十頁(yè)，編輯于2023年，星期四§2.3只讀存儲(chǔ)器（ROM)

只讀存儲(chǔ)器具有掉電后信息不丟失特點(diǎn)（非易失性），又稱為固定存儲(chǔ)器和永久性存儲(chǔ)器。用來(lái)存儲(chǔ)程序。

MROM掩膜型只讀存儲(chǔ)器生產(chǎn)成本低，數(shù)據(jù)由廠家一次性寫入，不能修改。

PROM可編程只讀存儲(chǔ)器

MOS管串有一段“熔絲”構(gòu)成，芯片出廠時(shí)所有“熔絲”均處于連通狀態(tài)（“1”態(tài)），用戶借助專用編程器一次性寫入，若寫入數(shù)據(jù)“0”位，則“熔絲”斷開，不可恢復(fù)。第十七頁(yè)，共五十頁(yè)，編輯于2023年，星期四EPROM可擦除可編程只讀存儲(chǔ)器用戶借助仿真器，選擇適當(dāng)?shù)膶懭腚妷?，將程序?qū)懭隕PROM，擦除時(shí)利用紫外線照射。擦凈后，讀出的狀態(tài)為“FFH”,可重復(fù)寫入上萬(wàn)次。EPROM芯片型號(hào)有2716（2K×8)\2732（4K×8)\2764（8K×8)\7128(16K×8)等,可與相同容量的SRAM引腳兼容。EEPROM(E2PROM)：電擦除可編程只讀存儲(chǔ)器用專門的擦除器擦除，可在線擦除和編程、寫入過(guò)程中自動(dòng)擦除并寫入，但擦除時(shí)間約10ms。第十八頁(yè)，共五十頁(yè)，編輯于2023年，星期四

高壓（+21V）編程2816、2817低壓（+5V）編程2816A、2864A、28512A、28010（1MB）、28040（4MB）、NMC98C64A讀取時(shí)間為120～150ns字節(jié)擦和寫時(shí)間約10ms左右，需用程序延時(shí)閃速存儲(chǔ)器（FlashMemory）

采用非揮發(fā)性存儲(chǔ)技術(shù)，能夠在線擦除重寫，寫入速度已達(dá)ns級(jí)，類似于RAM，掉電后信息可保持10年。典型的閃存芯片有29C256（32K×8）\29C512（64K×8)\29C101（128K×8）\29C020（256K×8）\29C040（512K×8）\29C080（1024K×8）第十九頁(yè)，共五十頁(yè)，編輯于2023年，星期四§2.4存儲(chǔ)器的體系結(jié)構(gòu)及擴(kuò)展1.存儲(chǔ)器的體系結(jié)構(gòu)第二十頁(yè)，共五十頁(yè)，編輯于2023年，星期四2.高速緩沖存儲(chǔ)器（Cache）在計(jì)算機(jī)發(fā)展過(guò)程中，CPU與內(nèi)存速度不匹配的矛盾越來(lái)越突出，例如100MHz的Pentium處理器平均每10ns就要執(zhí)行一條指令，而DRAM的典型存取速度是60~120ns。為解決這一矛盾，高檔計(jì)算機(jī)普遍采用了cache-內(nèi)存這樣的體系結(jié)構(gòu)，即在CPU與內(nèi)存之間增加一級(jí)或多級(jí)與CPU速度匹配的高速緩沖存儲(chǔ)器cache，用來(lái)提高內(nèi)存系統(tǒng)的性能價(jià)格比。程序訪問(wèn)具有局部屬性，對(duì)某一局部地址只用頻繁可考慮用高性能SRAM組成高速小容量的緩沖器即Cache。第二十一頁(yè)，共五十頁(yè)，編輯于2023年，星期四Cache命中問(wèn)題訪問(wèn)內(nèi)存的數(shù)據(jù)或代碼已存于cache內(nèi)的情況稱為cache命中。第二十二頁(yè)，共五十頁(yè)，編輯于2023年，星期四3.虛擬存儲(chǔ)器物理存儲(chǔ)器是CPU可訪問(wèn)的存儲(chǔ)器空間，其容量由CPU的地址總線寬度所決定；而虛擬存儲(chǔ)器是程序占有的空間，它的容量是由CPU內(nèi)部結(jié)構(gòu)所決定。虛擬存儲(chǔ)器為了給用戶提供更大的隨機(jī)存取空間而采用的一種存儲(chǔ)技術(shù)。它將內(nèi)存與外存結(jié)合使用，好像有一個(gè)容量極大的內(nèi)存儲(chǔ)器，工作速度接近于內(nèi)存，每位成本又與輔存相近，在整機(jī)形成多層次存儲(chǔ)系統(tǒng)虛擬存儲(chǔ)器為了給用戶提供更大的隨機(jī)存取空間而采用的一種存儲(chǔ)技術(shù)。它將內(nèi)存與外存結(jié)合使用，好像有一個(gè)容量極大的內(nèi)存儲(chǔ)器，工作速度接近于內(nèi)存，每位成本又與輔存相近，在整機(jī)形成多層次存儲(chǔ)系統(tǒng)利用“描述符”實(shí)現(xiàn)對(duì)虛擬存儲(chǔ)的管理。第二十三頁(yè)，共五十頁(yè)，編輯于2023年，星期四4.存儲(chǔ)器的擴(kuò)展技術(shù)三種方式位擴(kuò)展字?jǐn)U展字位全擴(kuò)展第二十四頁(yè)，共五十頁(yè)，編輯于2023年，星期四1）.位擴(kuò)展位擴(kuò)展的連接方法①存儲(chǔ)芯片的地址線，片選信號(hào)線及控制信號(hào)線均并聯(lián)。②數(shù)據(jù)線按數(shù)據(jù)位的高低順序分別連到數(shù)據(jù)總線上。

第二十五頁(yè)，共五十頁(yè)，編輯于2023年，星期四2）.字?jǐn)U展所謂字?jǐn)U展就是存儲(chǔ)單元數(shù)的擴(kuò)展，數(shù)據(jù)寬度仍以字節(jié)為單位，只是對(duì)存儲(chǔ)器系統(tǒng)的尋址空間進(jìn)行擴(kuò)展。

字?jǐn)U展的連接方法①存儲(chǔ)器芯片的地址線、數(shù)據(jù)線、讀、控制信號(hào)線均并聯(lián)。②片選信號(hào)線是各自獨(dú)立被選中的。存儲(chǔ)器的字?jǐn)U展圖

第二十六頁(yè)，共五十頁(yè)，編輯于2023年，星期四3）.字位全擴(kuò)展如果存儲(chǔ)器的字?jǐn)?shù)和位數(shù)都不能滿足需要，就要進(jìn)行字和位的全擴(kuò)展，字位全擴(kuò)展是由字?jǐn)U展電路和位擴(kuò)展電路組合而成。第二十七頁(yè)，共五十頁(yè)，編輯于2023年，星期四§2.5存儲(chǔ)器與CPU的連接1.連接時(shí)應(yīng)注意的問(wèn)題在微型計(jì)算機(jī)，CPU對(duì)存儲(chǔ)器進(jìn)行讀寫操作，首先要由地址總線給出地址信號(hào)，然后發(fā)出讀寫控制信號(hào)，最后才能在數(shù)據(jù)總線上進(jìn)行數(shù)據(jù)的讀寫。1）.CPU總線的帶負(fù)載能力CPU在設(shè)計(jì)時(shí)，一般輸出線的帶負(fù)載能力為1個(gè)TTL電路，現(xiàn)在帶的是存儲(chǔ)器（為MOS管），直流負(fù)載很小，主要是電容負(fù)載，故在簡(jiǎn)單系統(tǒng)中，CPU可直接與存儲(chǔ)器相連，而在較大系統(tǒng)中，可加驅(qū)動(dòng)器再與存儲(chǔ)器相連。第二十八頁(yè)，共五十頁(yè)，編輯于2023年，星期四2）.CPU時(shí)序與存儲(chǔ)器存取速度之間的配合CPU的取指周期和對(duì)存儲(chǔ)器讀寫都有固定的時(shí)序，由此決定了對(duì)存儲(chǔ)器存取速度的要求。具體地說(shuō)，CPU對(duì)存儲(chǔ)器進(jìn)行讀操作時(shí)，CPU發(fā)出地址和讀命令后，存儲(chǔ)器必須在限定時(shí)間內(nèi)給出有效數(shù)據(jù)。而當(dāng)CPU對(duì)存儲(chǔ)器進(jìn)行寫操作時(shí)，存儲(chǔ)器必須在寫脈沖有效時(shí)間內(nèi)將數(shù)據(jù)寫入指定存儲(chǔ)單元，否則就無(wú)法保證迅速準(zhǔn)確地傳送數(shù)據(jù)。

第二十九頁(yè)，共五十頁(yè)，編輯于2023年，星期四3）.存儲(chǔ)器組織、地址分配微型計(jì)算機(jī)字長(zhǎng)有8位、16位和32位之分，存儲(chǔ)器均以字節(jié)為基本存儲(chǔ)單元，存儲(chǔ)1個(gè)16位或32位數(shù)據(jù)，就要放在連續(xù)的幾個(gè)內(nèi)存單元內(nèi)，這種存儲(chǔ)器稱為“字節(jié)編址結(jié)構(gòu)”，80286、80386CPU是16位或32位數(shù)的低字節(jié)放在低地址（偶地址）存儲(chǔ)單元中。2.存儲(chǔ)器的譯碼方式存儲(chǔ)器都是掛在總線上的！并由系統(tǒng)唯一的分配一個(gè)地址，地址信息經(jīng)過(guò)地址譯碼電路產(chǎn)生一個(gè)選通信號(hào)片選），選中某一片存儲(chǔ)器，對(duì)該存儲(chǔ)器進(jìn)行讀寫操作。第三十頁(yè)，共五十頁(yè)，編輯于2023年，星期四當(dāng)CPU訪問(wèn)存儲(chǔ)器時(shí)，出現(xiàn)在地址總線（AB）上的地址信號(hào)可劃分為兩部分，直接與存儲(chǔ)器連接的地址線可稱為片內(nèi)地址線，其所用根數(shù)與存儲(chǔ)器的容量有關(guān)，容量等于2N；其中N為片內(nèi)地址線的根數(shù)；剩余的地址線稱為片外地址線，?？勺鰹榇鎯?chǔ)芯片的片選地址線或譯碼電路的輸入地址線。1）.地址譯碼方式三種方式線選譯碼方式譯碼器方式部分譯碼器方式全譯碼器方式第三十一頁(yè)，共五十頁(yè)，編輯于2023年，星期四

線選譯碼方式：利用片外地址線或其他直接與存儲(chǔ)器芯片片選引腳線連接，方法簡(jiǎn)單，不需附加譯碼電路，適用于存儲(chǔ)芯片較少，而且片外地址線充足的系統(tǒng)。注意：若有多條片選線時(shí)，在CPU訪問(wèn)存儲(chǔ)器期間只能有一根處于有效狀態(tài)，不允許出現(xiàn)多條片選線同時(shí)有效的現(xiàn)象。譯碼器方式：利用譯碼器的輸出與存儲(chǔ)器的片選引腳線相連，譯碼器的輸入常采用片外地址線提供，根據(jù)片外地址線的使用情況，譯碼器方式又可分為全譯碼方式和部分譯碼方式。第三十二頁(yè)，共五十頁(yè)，編輯于2023年，星期四

全譯碼方式：指所有片外地址線都接入譯碼器輸入端，沒有剩余，其特點(diǎn)是：存儲(chǔ)器的每一個(gè)存儲(chǔ)單元只有唯一的一個(gè)地址與之對(duì)應(yīng)，不存在地址重疊現(xiàn)象。部分譯碼方式：只有部分片外地址線參加譯碼，剩余線狀態(tài)可任意，所以會(huì)出現(xiàn)地址重疊現(xiàn)象，即一個(gè)存儲(chǔ)單元將有多個(gè)地址與之對(duì)應(yīng)，對(duì)于剩余AB線，盡量按“0”選取。2）.地址譯碼器地址譯碼器的功能是根據(jù)輸入的片外地址碼譯碼輸出選通一個(gè)存儲(chǔ)芯片或I/O設(shè)備，再結(jié)合片內(nèi)地址碼共同指向某一單元。任何時(shí)刻譯碼器的輸出是唯一的，即只能有一個(gè)設(shè)備被選中。第三十三頁(yè)，共五十頁(yè)，編輯于2023年，星期四74LS138引腳和邏輯框圖第三十四頁(yè)，共五十頁(yè)，編輯于2023年，星期四第三十五頁(yè)，共五十頁(yè)，編輯于2023年，星期四3).CPU與存儲(chǔ)器的連接和地址分析SRAM引腳結(jié)構(gòu)VCC（+5V）第三十六頁(yè)，共五十頁(yè)，編輯于2023年，星期四8DB16AB2CB總線系統(tǒng)第三十七頁(yè)，共五十頁(yè)，編輯于2023年，星期四例1.線選法應(yīng)用。在8DB16AB2CB總線系統(tǒng)中擴(kuò)展一片2764。第三十八頁(yè)，共五十頁(yè)，編輯于2023年，星期四A14,A15懸空，可選任意狀態(tài)（一般取0），因此產(chǎn)生地址重疊現(xiàn)象。地址分析第三十九頁(yè)，共五十頁(yè)，編輯于2023年，星期四例2部分譯碼方式應(yīng)用。8DB16AB2CB總線系統(tǒng)中擴(kuò)展2片2716。第四十頁(yè)，共五十頁(yè)，編輯于2023年，星期四地址分析第四十一頁(yè)，共五十頁(yè)，編輯于2023年，星期四例3.全譯碼方式應(yīng)用。8DB16AB2CB總線系統(tǒng)中擴(kuò)展2片6264和1片2764。第四十二頁(yè)，共五十頁(yè)，編輯于2023年，星期四地址分析第四十三頁(yè)，共五十頁(yè)