第六章中規(guī)模通用集成電路及其應(yīng)用

第六章中規(guī)模通用集成電路及其應(yīng)用第一頁，共七十二頁，編輯于2023年，星期四集成電路由SSI發(fā)展到MSI、LSI和VLSI后，單個芯片的功能大大增強。一般來說，在SSI中僅是基本器件(如邏輯門或觸發(fā)器)的集成，在MSI中已是邏輯部件(如譯碼器、寄存器等)的集成，而在LSI和VLSI中則是一個數(shù)字子系統(tǒng)或整個數(shù)字系統(tǒng)(如微處理器)的集成。第二頁，共七十二頁，編輯于2023年，星期四根據(jù)集成電路規(guī)模的大小，通常將其分為SSI、MSI、LSI、VLSI.分類的依據(jù)是一片集成電路芯片上包含的邏輯門個數(shù)或元件個數(shù)。

一．SSI(SmallScaleCIntegration)小規(guī)模集成電路

通常指含邏輯門數(shù)小于10門(或含元件數(shù)小于100個)。

二．MSI(MediumScaleIntegration)中規(guī)模集成電路

通常指含邏輯門數(shù)為10門～99門(或含元件數(shù)100個～999個)。

三．LSI(LargeScaleIntegration)大規(guī)模集成電路

通常指含邏輯門數(shù)為100門～9999門(或含元件數(shù)1000個～99999個)。

四．VLSI(VeryLargeScaleIntegration)超大規(guī)模集成電路

通常指含邏輯門數(shù)大于10000門(或含元件數(shù)大于100000個)。

邏輯門和觸發(fā)器屬于小規(guī)模集成電路。第三頁，共七十二頁，編輯于2023年，星期四采用中、大規(guī)模集成電路組成數(shù)字系統(tǒng)具有體積小、功耗低、可靠性高等優(yōu)點，且易于設(shè)計、調(diào)試和維護。

本章知識要點

●

熟悉常用中規(guī)模通用集成電路的邏輯符號、基本邏輯功能、外部特性和使用方法。

●

用常用中規(guī)模通用集成電路作為基本部件，恰當?shù)?、靈活地、充分地利用它們完成各種邏輯電路的設(shè)計，有效地實現(xiàn)各種邏輯功能。

第四頁，共七十二頁，編輯于2023年，星期四6.1二進制并行加法器

一．定義

二進制并行加法器:是一種能并行產(chǎn)生兩個二進制數(shù)算術(shù)和的組合邏輯部件.二．分類

按其進位方式的不同，可分為串行進位二進制并行加法器和超前進位二進制并行加法器兩種類型。

第五頁，共七十二頁，編輯于2023年，星期四1.串行進位二進制并行加法器：由全加器級聯(lián)構(gòu)成，高位的進位依賴于低位的進位。第六頁，共七十二頁，編輯于2023年，星期四串行進位二進制并行加法器的特點是：被加數(shù)和加數(shù)的各位能同時并行到達各位的輸入端，而各位全加器的進位輸入則是按照由低位向高位逐級串行傳遞的，各進位形成一個進位鏈。由于每一位相加的和都與本位進位輸入有關(guān)，所以，最高位必須等到各低位全部相加完成并送來進位信號之后才能產(chǎn)生運算結(jié)果。顯然，這種加法器運算速度較慢，而且位數(shù)越多，速度就越低。

為了提高加法器的運算速度，必須設(shè)法減小或去除由于進位信號逐級傳送所花的時間，使各位的進位直接由加數(shù)和被加數(shù)來決定，而不需依賴低位進位。根據(jù)這一思想設(shè)計的加法器稱為超前進位(又稱先行進位)二進制并行加法器。

第七頁，共七十二頁，編輯于2023年，星期四2．超前進位二進制并行加法器：由邏輯電路根據(jù)輸入信號同時形成各位向高位的進位，又稱為先行進位二進制并行加法器或者并行進位二進制并行加法器。第八頁，共七十二頁，編輯于2023年，星期四超前進位二進制并行加法器構(gòu)成思想如下：

第i位全加器的進位輸出函數(shù)表達式為

Ci=AiBi+(Ai+Bi)Ci-

1

令

Ai+Bi→Pi

（進位傳遞函數(shù)）

AiBi→Gi

（進位產(chǎn)生函數(shù)）

則有

Ci=PiCi-1+Gi

于是，當i=1、2、3、4時，可得到4位并行加法器各位的進位輸出函數(shù)表達式為

C1=P1C0+G1

C2=P2C1+G2=P2P1C0+P2G1+G2

C3=P3C2+G3=P3P2P1C0+P3P2G1+P3G2+G3

C4=P4C3+G4=P4P3P2P1C0+P4P3P2G1+P4P3G2+P4G3+G4

第九頁，共七十二頁，編輯于2023年，星期四由于C1～C4是Pi、Gi和C0的函數(shù)，而Pi、Gi又是Ai、Bi的函數(shù)，所以，在輸入Ai、Bi和C0之后，可以同時產(chǎn)生C1～C4。通常將根據(jù)Pi、Gi和C0形成C1～C4的邏輯電路稱為先行進位發(fā)生器。采用先行進位發(fā)生器的并行加法器稱為超前進位二進制并行加法器。

第十頁，共七十二頁，編輯于2023年，星期四三．四位二進制并加法器的外部特性和邏輯符號1.外部特性

典型芯片有四位二進制并行加法器74283，邏輯電路圖和邏輯符號如圖所示。圖中，

A4、A3、A2、A1---二進制被加數(shù)；

B4、B3、B2、B1------二進制加數(shù)；

F4、F3、F2、F1-----相加產(chǎn)生的和數(shù)；

C0----來自低位的進位輸入；FC4----向高位的進位輸出。

第十一頁，共七十二頁，編輯于2023年，星期四第十二頁，共七十二頁，編輯于2023年，星期四四．應(yīng)用舉例

二進制并行加法器除實現(xiàn)二進制加法運算外，還可實現(xiàn)代碼轉(zhuǎn)換、二進制減法運算、二進制乘法運算、十進制加法運算等功能。下面舉例說明。例6.1用4位二進制加法器74283設(shè)計一個4位二進制并行加法/減法器。

第十三頁，共七十二頁，編輯于2023年，星期四解分析：根據(jù)問題要求，設(shè)減法采用補碼運算，令

A=a4a3a2a1-----為被加數(shù)(或被減數(shù))；

B=b4b3b2b1-----為加數(shù)(或減數(shù))；

S=s4s3s2s1-----為和數(shù)(或差數(shù))；

M為功能選擇變量，當M=0時，執(zhí)行A+B；當M=1時，執(zhí)行A-B。

由運算法則可歸納出電路功能為

當M=0時，執(zhí)行a4a3a2a1+b4b3b2b1+0

(A+B)

當M=1時，執(zhí)行a4a3a2a1+b4b3b2b1+1

(A-B)

于是，可用一片4位二進制并行加法器和4個異或門實現(xiàn)上述邏輯功能。第十四頁，共七十二頁，編輯于2023年，星期四具體實現(xiàn)：將4位二進制數(shù)a4a3a2a1直接加到并行加法器的A4A3A2A1輸入端，4位二進制數(shù)b4b3b2b1通過異或門加到并行加法器的B4B3B2B1輸入端。并將功能選擇變量M作為異或門的另一個輸入且同時加到并行加法器的C0進位輸入端。使之，當M=0時，Ai=ai,Bi=bi,C0=0，加法器實現(xiàn)a4a3a2a1+b4b3b2b1+0(即A+B)當M=1時,Ai=ai,Bi=bi,C0=1,加法器實現(xiàn)a4a3a2a1+b4b3b2b1+1

（即A-B）。其邏輯電路圖如圖所示。第十五頁，共七十二頁，編輯于2023年，星期四第十六頁，共七十二頁，編輯于2023年，星期四例2

用4位二進制并行加法器74283設(shè)計一個將8421碼轉(zhuǎn)換成余3碼的代碼轉(zhuǎn)換電路。

解根據(jù)余3碼的定義可知，余3碼是由8421碼加3形成的代碼。所以，用4位二進制并行加法器實現(xiàn)8421碼到余3碼的轉(zhuǎn)換，只需從4位二進制并行加法器的輸入端A4、A3、A2和A1輸入8421碼，而從輸入端B4、B3、B2和B1輸入二進制數(shù)0011，進位輸入端C0接上"0"，便可從輸出端F4、F3、F2和F1得到與輸入8421碼對應(yīng)的余3碼。其邏輯電路圖如圖所示。

第十七頁，共七十二頁，編輯于2023年，星期四第十八頁，共七十二頁，編輯于2023年，星期四例6.3見書上P196-198第十九頁，共七十二頁，編輯于2023年，星期四6.2數(shù)值比較器

定義：對A、B兩數(shù)進行比較，以判斷其大小的邏輯電路。典型的中規(guī)模集成電路四位數(shù)值比較器有7485，其功能表及邏輯圖和邏輯符號如圖所示。第二十頁，共七十二頁，編輯于2023年，星期四需要注意的是，僅對4位數(shù)進行比較時，應(yīng)對IA>B、IA<B、IA=B進行適當處理，即IA>B＝IA<B＝0，IA=B＝1。第二十一頁，共七十二頁，編輯于2023年，星期四第二十二頁，共七十二頁，編輯于2023年，星期四第二十三頁，共七十二頁，編輯于2023年，星期四第二十四頁，共七十二頁，編輯于2023年，星期四第二十五頁，共七十二頁，編輯于2023年，星期四6.3譯碼器

本書主要講二進制譯碼器

(1)定義

二進制譯碼器:能將n個輸入變量變換成2n個輸出函數(shù)，且輸出函數(shù)與輸入變量構(gòu)成的最小項具有對應(yīng)關(guān)系的一種多輸出組合邏輯電路。

(2)特點

●二進制譯碼器一般具有n個輸入端、2n個輸出端和一個(或多個)使能輸入端。

●在使能輸入端為有效電平時，對應(yīng)每一組輸入代碼，僅一個輸出端為有效電平，其余輸出端為無效電平(與有效電平相反)。

第二十六頁，共七十二頁，編輯于2023年，星期四(3)典型芯片

常見的MSI二進制譯碼器有2-4線(2輸入4輸出)譯碼器、3-8線(3輸入8輸出)譯碼器和4-16線(4輸入16輸出)譯碼器等。圖所示分別是74138型3-8線譯碼器的邏輯符號和邏輯電路圖。

第二十七頁，共七十二頁，編輯于2023年，星期四第二十八頁，共七十二頁，編輯于2023年，星期四該譯碼器真值表如表所示。由真值表可知，無論A2、A1和A0取何值，輸出中有且僅有一個為0，其余都是1。

第二十九頁，共七十二頁，編輯于2023年，星期四第三十頁，共七十二頁，編輯于2023年，星期四

解全減器:能實現(xiàn)對被減數(shù)、減數(shù)及來自相鄰低位的借位進行減法運算，產(chǎn)生相減得到的差及向高位借位的邏輯電路。

令：被減數(shù)用Ai表示、減數(shù)用Bi表示、來自低位的借位用Gi-1表示、差用Di表示、向相鄰高位的借位用Gi表示?？傻玫饺珳p器的真值表如表7.2所示。

例6.5用3-8線譯碼器74138和適當?shù)呐c非門實現(xiàn)全減器的功能。第三十一頁，共七十二頁，編輯于2023年，星期四第三十二頁，共七十二頁，編輯于2023年，星期四用譯碼器74138和與非門實現(xiàn)全減器功能時，只需將全減器的輸入變量AiBiGi-1分別與譯碼器的輸入A2、A1、A0相連接，譯碼器使能輸入端S1S2S3接固定工作電平，便可在譯碼器輸出端得到3個變量的8個最小項的"非"。根據(jù)全減器的輸出函數(shù)表達式，將相應(yīng)最小項的"非"送至與非門輸入端，便可實現(xiàn)全減器的功能。邏輯電路圖如圖所示。第三十三頁，共七十二頁，編輯于2023年，星期四例6.6用譯碼器和與非門實現(xiàn)邏輯函F(A,B,C,D)=∑m(2,4,6,8,10,12,14)

解給定的邏輯函數(shù)有4個邏輯變量，顯然可采用上例類似的方法用一個4-16線的譯碼器和與非門實現(xiàn)。此外，也可以充分利用譯碼器的使能輸入端，用3-8線譯碼器實現(xiàn)4變量邏輯函數(shù)。

用3-8線譯碼器實現(xiàn)4變量邏輯函數(shù)的方法：用譯碼器的一個使能端作為變量輸入端，將兩個3-8線譯碼器擴展成4-16線譯碼器。用兩片74138實現(xiàn)給定函數(shù)時，可首先將給定函數(shù)變換為第三十四頁，共七十二頁，編輯于2023年，星期四然后，將邏輯變量B、C、D分別接至片Ⅰ和片Ⅱ的輸入端A2、A1、A0，邏輯變量A接至片Ⅰ的使能端S2和片Ⅱ的使能端S1。這樣，當輸入變量A=0時，片Ⅰ工作，片Ⅱ禁止，由片Ⅰ產(chǎn)生m0～m7；當A=1時，片Ⅱ工作，片Ⅰ禁止，由片Ⅱ產(chǎn)生m8～m15。將譯碼器輸出中與函數(shù)相關(guān)的項進行"與非"運算，即可實現(xiàn)給定函數(shù)F的功能。邏輯電路圖如圖所示。

第三十五頁，共七十二頁，編輯于2023年，星期四第三十六頁，共七十二頁，編輯于2023年，星期四6.4多路選擇器

多路選擇器(Multiplexer)又稱數(shù)據(jù)選擇器或多路開關(guān)，常用MUX表示。它是一種多路輸入、單路輸出的組合邏輯電路。

1.邏輯功能：從多路輸入中選中某一路送至輸出端，輸出對輸入的選擇受選擇控制量控制。通常，對于一個具有2n路輸入和一路輸出的多路選擇器有n個選擇控制變量，控制變量的每種取值組合對應(yīng)選中一路輸入送至輸出。

2.典型芯片

常見的MSI多路選擇器有4路選擇器、8路選擇器和16路選擇器。第三十七頁，共七十二頁，編輯于2023年，星期四書上圖6.11(a)、(b)是型號為74153的雙4路選擇器的邏輯電路圖和邏輯符號。該芯片中有兩個4路選擇器。其中，D0～D3為數(shù)據(jù)輸入端；A1、A0為選擇控制端；W、W為互補輸出端。四路數(shù)據(jù)選擇器的功能表如表6.5所示。

第三十八頁，共七十二頁，編輯于2023年，星期四(3)四路數(shù)據(jù)選擇器的輸出函數(shù)表達式

由功能表可知,當A1A0=00時,W=D0；當A1A0=01時,W=D1；當A1A0=10時,W=D2；當A1A0=11時,W=D3。即在A1A0的控制下,依次選中D0～D3端的信息送至輸出端。其輸出表達式為

式中，mi為選擇變量A1、A0組成的最小項，Di為i端的輸入數(shù)據(jù)，取值等于0或1。

類似地，可以寫出2n路選擇器的輸出表達式

式中，mi為選擇控制變量An-1，An-2，…，A1，A0組成的最小項；Di為2n路輸入中的第i路數(shù)據(jù)輸入，取值0或1。第三十九頁，共七十二頁，編輯于2023年，星期四3．應(yīng)用舉例

多路選擇器除完成對多路數(shù)據(jù)進行選擇的基本功能外，在邏輯設(shè)計中主要用來實現(xiàn)各種邏輯函數(shù)功能。例6.7,6.8見書上P206-207.第四十頁，共七十二頁，編輯于2023年，星期四6.5計數(shù)器

一．概述

1．什么是計數(shù)器？計數(shù)器：是一種對輸入脈沖進行計數(shù)的時序邏輯電路，被計數(shù)的脈沖信號稱作“計數(shù)脈沖”。

計數(shù)器中的“數(shù)”是用觸發(fā)器的狀態(tài)組合來表示的，在計數(shù)脈沖作用下使一組觸發(fā)器的狀態(tài)依次轉(zhuǎn)換成不同的狀態(tài)組合來表示數(shù)的增加或減少，即可達到計數(shù)的目的。計數(shù)器在運行時，所經(jīng)歷的狀態(tài)是周期性的，總是在有限個狀態(tài)中循環(huán)，通常將一次循環(huán)所包含的狀態(tài)總數(shù)稱為計數(shù)器的“?！?。第四十一頁，共七十二頁，編輯于2023年，星期四

2．計數(shù)器的種類

計數(shù)器的種類很多，通常有不同的分類方法。

按其工作方式可分為同步計數(shù)器和異步計數(shù)器；

按其進位制可分為二進制計數(shù)器、十進制計數(shù)器和任意進制計數(shù)器；

按其功能又可分為加法計數(shù)器、減法計數(shù)器和加/減可逆計數(shù)器等。

3．功能

一般具有計數(shù)、保存、清除、預(yù)置等功能。

第四十二頁，共七十二頁，編輯于2023年，星期四二．典型芯片---四位二進制同步可逆計數(shù)器74193

第四十三頁，共七十二頁，編輯于2023年，星期四由表6.7可知，當Cr為高電平時，計數(shù)器被清除為“0”；當LD為低電平時，計數(shù)器被預(yù)置為A、B、C、D端輸入的值；當計數(shù)脈沖由CPU端輸入時，計數(shù)器進行累加計數(shù)；當計數(shù)脈沖由CPD端輸入時，計數(shù)器進行累減計數(shù)。第四十四頁，共七十二頁，編輯于2023年，星期四例6.9用4位二進制同步可逆計數(shù)器74193構(gòu)成模10加法計數(shù)器。解假設(shè)計數(shù)器的初始狀態(tài)為Q3Q2Q1Q0=0000，其狀態(tài)變化序列如下：

根據(jù)74193的功能表,可用圖所示邏輯電路實現(xiàn)模10加法器的功能。第四十五頁，共七十二頁，編輯于2023年，星期四圖中，LD和CPD接邏輯1，CPU接計數(shù)脈沖CP，T4193工作在累加計數(shù)狀態(tài)。當計數(shù)器輸出由1001變?yōu)?010時，圖中與門輸出為1，該信號接至清除端Cr，使計數(shù)器狀態(tài)立即變?yōu)?000，當下一個計數(shù)脈沖到達時，再由0000→0001，繼續(xù)進行加1計數(shù)。

第四十六頁，共七十二頁，編輯于2023年，星期四例6.10見書上P210.第四十七頁，共七十二頁，編輯于2023年，星期四6.6寄

存

器

寄存器是數(shù)字系統(tǒng)中用來存放數(shù)據(jù)或運算結(jié)果的一種常用邏輯部件。

功能：中規(guī)模集成電路寄存器除了具有接收數(shù)據(jù)、保存數(shù)據(jù)和傳送數(shù)據(jù)等基本功能外，通常還具有左、右移位，串、并輸入，串、并輸出以及預(yù)置、清零等多種功能，屬于多功能寄存器。

第四十八頁，共七十二頁，編輯于2023年，星期四一．典型芯片

中規(guī)模集成電路寄存器的種類很多，74194型是一種常用的4位雙向移位寄存器。輸入端和輸出端的功能如表6.8所示。

第四十九頁，共七十二頁，編輯于2023年，星期四從功能表可知，雙向移位寄存器在MB和MA的控制下可完成數(shù)據(jù)的并行輸入、右移串行輸入、左移串行輸入、保持和清除等五種功能。第五十頁，共七十二頁，編輯于2023年，星期四寄存器除完成預(yù)定功能外，在數(shù)字系統(tǒng)中還能用來構(gòu)成計數(shù)器和脈沖序列發(fā)生器等。例6.11用74194四位雙向移位寄存器構(gòu)成模4計數(shù)器。計數(shù)器狀態(tài)Q0Q1Q2Q3的變化序列為:解由74194的功能表可知，要滿足計數(shù)狀態(tài)變化序列，只需將D0D1D2D3接1100，DR與Q3連接，以實現(xiàn)環(huán)形計數(shù)。其邏輯電路圖如圖7.27所示。第五十一頁，共七十二頁，編輯于2023年，星期四該電路工作時，首先令MBMA為11，在時鐘作用下將計數(shù)器的狀態(tài)置為1100，然后再使MBMA為01，在計數(shù)脈沖作用下，循環(huán)右移實現(xiàn)模4計數(shù)。

第五十二頁，共七十二頁，編輯于2023年，星期四6.7只讀存儲器ROM

只讀存儲器ROM是一種在正常工作時只能讀出、不能寫入的存儲器。通常用來存放那些固定不變的信息。只讀存儲器存入數(shù)據(jù)的過程通常稱為編程。

根據(jù)編程方法的不同，可分為掩膜編程ROM(簡稱MROM)和用戶可編程ROM(簡稱PROM)兩類。

MROM：存放的內(nèi)容是由生產(chǎn)廠家在芯片制造時利用掩膜技術(shù)寫入的。優(yōu)點是可靠性高，集成度高，批量生產(chǎn)時價格便宜；缺點是用戶不能重寫或改寫，使用不靈活。

PROM：存放的內(nèi)容是由用戶根據(jù)自己的需要在編程設(shè)備上寫入的。最大的優(yōu)點是使用靈活方便，特別適宜于用來實現(xiàn)各種邏輯功能，屬于常用的可編程邏輯器件。

只讀存儲器ROM屬于非易失性存儲器，即使切斷電源，ROM中存放的信息也不會丟失，因而在數(shù)字系統(tǒng)中獲得廣泛應(yīng)用。

第五十三頁，共七十二頁，編輯于2023年，星期四1.只讀存儲器（ROM）的結(jié)構(gòu)ROM的一般結(jié)構(gòu)，它由地址譯碼器、存儲矩陣和讀出電路三部分組成。圖中n位地址（A0～An－1）經(jīng)譯碼器譯出后使2n字線（W0～）中的一條有效，從而在存儲矩陣2n個存儲單元中選中其中之一。通過被選通單元的m個基本存儲電路的位線（D0～Dm－1），即可讀出存儲單元的內(nèi)容。對于有n位地址和m位字長的ROM來說，它的存儲容量為2n×m位。存儲器的容量＝字數(shù)×位數(shù)ROM的容量由或門陣列來實現(xiàn)。第五十四頁，共七十二頁，編輯于2023年，星期四第五十五頁，共七十二頁，編輯于2023年，星期四從組合邏輯的角度來看，ROM是由“與”門陣列和“或”門陣列所組成，其邏輯框圖如下：與門陣列用來產(chǎn)生最小項，或門陣列用來將相應(yīng)的最小項構(gòu)成邏輯函數(shù)，每個輸出可以看作是用“最小項之和”形式表示的一個邏輯函數(shù)。第五十六頁，共七十二頁，編輯于2023年，星期四第五十七頁，共七十二頁，編輯于2023年，星期四用三極管構(gòu)成的4×4ROM電路第五十八頁，共七十二頁，編輯于2023年，星期四第五十九頁，共七十二頁，編輯于2023年，星期四第六十頁，共七十二頁，編輯于2023年，星期四4×4ROM簡化圖第六十一頁，共七十二頁，編輯于2023年，星期四第六十二頁，共七十二頁，編輯于2023年，星期四6.8可編程邏輯陣列PLA

從實現(xiàn)邏輯函數(shù)的角度看，對于大多數(shù)邏輯函數(shù)而言，并不需要使用全部最小項，尤其對于包含約束條件的邏輯函數(shù)，許多最小項是不可能出現(xiàn)的。PROM的“與”陣列固定地產(chǎn)生n個輸入變量的全部最小項。因此，PROM的“與”陣列不能獲得充分利用而造成硬件浪費，使得芯片面積的利用率不高。為了克服PROM的不足，產(chǎn)省了一種“與”陣列和“或”陣列均可編程的邏輯器件，即可編程邏輯陣列PLA(ProgrammableLogicArray)。

第六十三頁，共七十二頁，編輯于2023年，星期四1.組合PLA的邏輯