多功能信號(hào)發(fā)生器設(shè)計(jì)報(bào)告

多功能信號(hào)發(fā)生器設(shè)計(jì)報(bào)告重慶大學(xué)城市科技學(xué)院電氣學(xué)院EDA課程設(shè)計(jì)報(bào)告題目：多功能信號(hào)發(fā)生器專業(yè)：電子信息工程班級(jí)：2006級(jí)03班小組：第12組20060071馮志磊20060070馮浩真指導(dǎo)教師：戴琦琦設(shè)計(jì)日期：2009-6-19一、設(shè)計(jì)題目運(yùn)用所掌握的VHDL語(yǔ)言，設(shè)計(jì)一個(gè)信號(hào)發(fā)生器,要求能輸出正弦波、方波、三角波、鋸齒波，并且能改變其輸出頻率以及波形幅度，能在示波器上有相應(yīng)波形顯示。二、課題分析（1）．要能夠?qū)崿F(xiàn)四種波形的輸出，就要有四個(gè)ROM（64*8bit）存放正弦波、方波、三角波、鋸齒波的一個(gè)周期的波形數(shù)據(jù)，并且要有一個(gè)地址發(fā)生器來給ROM提供地址，ROM給出對(duì)應(yīng)的幅度值。（2）．因?yàn)橐O(shè)計(jì)的是個(gè)時(shí)序電路，所以要實(shí)現(xiàn)輸出波形能夠改變頻率，就必須對(duì)輸入的信號(hào)進(jìn)行分頻，以實(shí)現(xiàn)整體的頻率的改變。（3）．設(shè)計(jì)要求實(shí)現(xiàn)調(diào)幅，必須對(duì)ROM輸出的幅度信息進(jìn)行處理。最簡(jiǎn)單易行的方法是對(duì)輸出的8位的幅度進(jìn)行左移（每移移位相當(dāng)于對(duì)幅度值行除以二取整的計(jì)算），從而達(dá)到幅度可以調(diào)節(jié)的目的。同時(shí)為了方便觀察，應(yīng)再引出個(gè)未經(jīng)調(diào)幅的信號(hào)作為對(duì)比。三、設(shè)計(jì)的具體實(shí)現(xiàn)1、系統(tǒng)概述系統(tǒng)應(yīng)該由五個(gè)部分組成：分頻器（DVF）、地址發(fā)生器（CNT6B）、四個(gè)ROM模塊（data_rom_sin、data_rom_sqr、data_rom_tri、data_rom_c）、四輸入多路選擇器mux、幅度調(diào)節(jié)單元w。2、單元電路設(shè)計(jì)與分析外部時(shí)鐘信號(hào)經(jīng)過分頻器分頻后提供給地址發(fā)生器和ROM，四個(gè)ROM的輸出接在多路選擇器上，用于選擇哪路信號(hào)作為輸出信號(hào)，被選擇的信號(hào)經(jīng)過幅度調(diào)節(jié)單元的幅度調(diào)節(jié)后連接到外部的D/A轉(zhuǎn)換器輸出模擬信號(hào)。（1）分頻器（DVF）分頻器（DVF）的RTL截圖分頻器（DVF）的源代碼：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYDVFISPORT(D_MODE:INSTD_LOGIC_VECTOR(3DOWNTO0);D_CLK:INSTD_LOGIC;D_OUT:OUTSTD_LOGIC);ENDDVF;ARCHITECTUREbehavofDVFISSIGNALFULL:STD_LOGIC;BEGINP_REG:PROCESS(D_CLK)VARIABLECNT8:STD_LOGIC_VECTOR(3DOWNTO0);BEGINIFD_CLK'EVENTANDD_CLK='1'THENIFCNT8="1111"THENCNT8:=D_MODE;FULL<='1';ELSECNT8:=CNT8+1;FULL<='0';ENDIF;ENDIF;ENDPROCESSP_REG;P_DIV:PROCESS(FULL)VARIABLECNT2:STD_LOGIC;BEGINIFFULL'EVENTANDFULL='1'THENCNT2:=NOTCNT2;IFCNT2='1'THEND_OUT<='1';ELSED_OUT<='0';ENDIF;ENDIF;ENDPROCESSP_DIV;ENDbehav;（2）地址發(fā)生器（CNT6B）地址發(fā)生器（CNT6B）的RTL截圖地址發(fā)生器（CNT6B）的源代碼：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT6BISPORT(C_CLK,C_RST,C_EN:INSTD_LOGIC;C_OUT:OUTSTD_LOGIC_VECTOR(5DOWNTO0));ENDCNT6B;ARCHITECTUREbehavOFCNT6BISSIGNALCQI:STD_LOGIC_VECTOR(5DOWNTO0);BEGINPROCESS(C_CLK,C_RST,C_EN)BEGINIFC_RST='1'THENCQI<=(OTHERS=>'0');--計(jì)數(shù)器異步復(fù)位ELSIFC_CLK'EVENTANDC_CLK='1'THEN--檢測(cè)時(shí)鐘上升沿IFC_EN='1'THENCQI<=CQI+1;ENDIF;ENDIF;ENDPROCESS;C_OUT<=CQI;ENDbehav;（3）四個(gè)ROM模塊