存儲器及其接口技術(shù)

關(guān)于存儲器及其接口技術(shù)第1頁，講稿共111頁，2023年5月2日，星期三5.1存儲器分類一、概述

存儲器是計算機系統(tǒng)中具有記憶功能的部件，它是由大量的記憶單元(亦稱基本的存儲電路)組成的，用來存放用二進制數(shù)表示的程序和數(shù)據(jù)。按存儲器在計算機系統(tǒng)中的位置，存儲器可分為兩大類：內(nèi)存、外存。

內(nèi)存：存儲當(dāng)前運行所需的程序和數(shù)據(jù)。CPU可以直接訪問并與其交換信息，容量小，存取速度快。

外存：存儲當(dāng)前不參加運行的程序和數(shù)據(jù)。CPU不能直接訪問，需配備專門設(shè)備才能進行交換信息，容量大，存取速度慢。第2頁，講稿共111頁，2023年5月2日，星期三速度快容量小速度慢容量大寄存器內(nèi)部Cache外部Cache主存儲器輔助存儲器大容量輔助存儲器圖微機存儲系統(tǒng)的層次結(jié)構(gòu)CPU

計算機系統(tǒng)中的存儲系統(tǒng)采用快慢搭配方式，具有層次結(jié)構(gòu)，如下圖所示。第3頁，講稿共111頁，2023年5月2日，星期三二、半導(dǎo)體存儲器的分類(一)按存儲器制造工藝分類雙極型存儲器：包括TTL(晶體管-晶體管邏輯)存儲器、ECL(射極耦合邏輯)存儲器、I2L(集成注入邏輯)存儲器等。特點：存取速率高，通常為幾納秒(ns)甚至更短，集成度比MOS型低，功耗大，成本高。

MOS(金屬氧化物)型存儲器：分為CMOS型、NMOS型、HMOS型等多種。特點：制造工藝簡單，集成度高，功耗低，價格便宜，但速率比TTL型要低。(二)從應(yīng)用的角度分類

RAM（隨機讀取存取器）、ROM（只讀存儲器）第4頁，講稿共111頁，2023年5月2日，星期三1.SRAM(StaticRAM)：靜態(tài)RAM，其基本存儲電路由雙穩(wěn)態(tài)觸發(fā)器構(gòu)成，每一個雙穩(wěn)態(tài)元件存放1位二進制數(shù)，只要不掉電，信息就不會丟失，不需要刷新電路。2.DRAM(DynamicRAM)：動態(tài)RAM，其基本存儲電路為單管動態(tài)存儲電路，需要刷新電路。3.NVRAM(NonVolatileRAM)：非易失性RAM，它由SRAM和EEPROM組成，正常工作時SRAM保存信息，在掉電瞬間，把SRAM中的信息寫入EEPROM中，從而使信息不會丟失。4.PSRAM(PseudoStaticRAM)：偽靜態(tài)讀寫存儲器。是片內(nèi)集成了動態(tài)刷新電路的動態(tài)存儲器，使用時不再專門配置刷新電路，可作為一個靜態(tài)RAM使用。5.MPRAM(MultiportRAM)：多端口RAM，有多個端口，每個端口可對RAM進行獨立地讀寫操作。6.FRAM(FerroelectricRAM)：鐵電介質(zhì)讀寫存儲器，是一種新型的非易失性存儲器，寫入速度非?？?。(三)隨機存儲器RAM(RandomAccessMemory)第5頁，講稿共111頁，2023年5月2日，星期三

(1)掩膜工藝ROM(MaskedROM)

這種ROM是芯片制造廠根據(jù)ROM要存儲的信息，設(shè)計固定的半導(dǎo)體掩膜版進行生產(chǎn)的。一旦制出成品之后，其存儲的信息即可讀出使用，但不能改變。這種ROM常用于批量生產(chǎn)，生產(chǎn)成本比較低。微型機中一些固定不變的程序或數(shù)據(jù)常采用這種ROM存儲。

(2)PROM(ProgrammableROM)

可編程只讀存儲器。允許用戶利用專門設(shè)備對其寫入數(shù)據(jù)或程序(稱為對存儲器編程)，但是只能寫入一次。編程之后，信息就永久性地固定下來，用戶只可以讀出和使用，不能改變其內(nèi)容。

(3)OTPROM(OneTimeProgrammableROM)

一次編程只讀存儲器。與PROM一樣可編程一次，但是采用了EPROM技術(shù)生產(chǎn)，可靠性高，沒有石英玻璃窗口。(四)只讀存儲器ROM(ReadOnlyMemory)第6頁，講稿共111頁，2023年5月2日，星期三

(4)EPROM(ErasableProgrammableROM)

可擦去重寫的PROM。允許將其存儲的內(nèi)容采用紫外線照射擦去，然后重新對其進行編程，寫入新的內(nèi)容。擦去和重新編程可以多次進行。所寫入的內(nèi)容可以長期保存下來(一般均在10年以上)，不會因斷電而消失。如下圖所示：

(5)EEPROM(ElectricallyErasableProgrammableROM)

電可擦除可編程只讀存儲器，也稱為E2PROM。EEPROM是一種采用電氣方法在線擦除和再編程寫入的只讀存儲器。其外觀如上圖所示。第7頁，講稿共111頁，2023年5月2日，星期三

(6)FlashMemory

快擦寫可編程只讀存儲器，簡稱為閃存(閃速存儲器)?？梢杂秒姎夥椒焖俨翆懘鎯卧膬?nèi)容，類似于EEPROM。既具有SRAM的讀寫功能和較快速率，又具有ROM斷電后信息不丟失的特點。主板上BIOS和USB閃存盤上的FlashMemory芯片，如圖下所示。第8頁，講稿共111頁，2023年5月2日，星期三1.存儲容量一個半導(dǎo)體存儲器芯片的存儲容量指存儲器可存放的二進制信息量。其表示方式一般為：

芯片容量=芯片的存儲單元數(shù)×每個存儲單元的位數(shù)例如：6264靜態(tài)RAM的容量為8K×8bit，即它具有8K個單元(1K＝1024)，每個單元存儲8bit(一個字節(jié))數(shù)據(jù)。動態(tài)RAM芯片NMC41257的容量為256K×1bit。在構(gòu)成微型計算機內(nèi)存系統(tǒng)時，可以根據(jù)要求加以選用。當(dāng)計算機的內(nèi)存確定后，選用容量大的芯片可以少用幾片，這樣不僅使電路連接簡單，而且使功耗和成本都可以降低。三、半導(dǎo)體存儲器的主要技術(shù)指標(biāo)第9頁，講稿共111頁，2023年5月2日，星期三2.存取時間

存取時間TAC(AccessTime)就是存取芯片中某一個單元的數(shù)據(jù)所需要的時間，即CPU給出內(nèi)存地址信息后，到取出或者寫入有效數(shù)據(jù)所需要的時間。器件手冊上給出的存儲器芯片的存取時間參數(shù)一般為上限值，稱為最大存取時間。CPU在讀/寫RAM時，它提供給RAM芯片的讀/寫時間必須比RAM芯片所要求的存取時間長，如果不能滿足這一點，則微型機無法正常工作。3.功耗

使用功耗低的存儲器芯片構(gòu)成存儲系統(tǒng)時，不僅可以減少對電源容量的要求，而且還可提高存儲系統(tǒng)的可靠性。

第10頁，講稿共111頁，2023年5月2日，星期三4.可靠性微型計算機要正確地運行，要求存儲器系統(tǒng)具有很高的可靠性，因為內(nèi)存的任何錯誤都可能使計算機無法工作。而存儲器的可靠性直接與構(gòu)成它的芯片有關(guān)。

存儲器的可靠性用平均無故障時間MTBF來表征，它表示兩次故障之間的平均時間間隔，MTBF越長，其可靠性越高。目前所用的半導(dǎo)體存儲器芯片平均無故障時間MTBF大概為5×106～1×108小時。5.性能/價格比“性能”主要包括存儲容量、存取周期和可靠性。構(gòu)成存儲系統(tǒng)時，在滿足性能要求的情況下，應(yīng)盡量選擇價格便宜的芯片。第11頁，講稿共111頁，2023年5月2日，星期三5.2隨機讀寫存儲器1.靜態(tài)RAM基本存儲電路靜態(tài)RAM的基本存儲電路由六個MOS管組成的雙穩(wěn)態(tài)觸發(fā)器構(gòu)成，如下圖所示：一、靜態(tài)讀/寫存儲器SRAM第12頁，講稿共111頁，2023年5月2日，星期三

圖

六管靜態(tài)RAM基本存儲電路圖中T1T2是放大管,T3T4是負(fù)載管,T1～T4管組成雙穩(wěn)態(tài)觸發(fā)器。T5T6是控制管，T7T8也是控制管，它們?yōu)橥涣芯€上的存儲單元共用。若T1截止,則A點為高電平,使T2導(dǎo)通,于是B點為低電平，保證T1截止。反之,T1導(dǎo)通而T2截止，這是另一個穩(wěn)定狀態(tài)。因此，可用T1管的兩種狀態(tài)表示“1”或“0”?？梢?SRAM保存信息的特點是與這個雙穩(wěn)態(tài)觸發(fā)器的穩(wěn)定狀態(tài)密切相關(guān)的。第13頁，講稿共111頁，2023年5月2日，星期三2.SRAM的結(jié)構(gòu)及組成靜態(tài)RAM中的存儲單元一般排列成矩陣形式。內(nèi)部是由很多基本存儲電路組成的，為了選中某一個單元，往往利用矩陣式排列的地址譯碼電路對地址進行譯碼。

例如：128×8位的芯片，片內(nèi)共有1024個基本存儲單元，這些存儲單元在芯片內(nèi)部排列成32行32列的形式。需10根地址線，其中5根用于行譯碼(產(chǎn)生32條行線)，另5根用于列譯碼(產(chǎn)生32條列線)，這樣就可以選中1024個基本存儲單元中的任何一個。第14頁，講稿共111頁，2023年5月2日，星期三

例如：SRAM芯片Intel6116的引腳及功能如下：

6116芯片的容量為2K×8位，有2048個存儲單元，需11根地址線，7根用于行地址譯碼輸入，4根用于列地址譯碼輸入，每條列線控制8位，從而形成了128×128個存儲陣列，即存儲體中有16384個存儲元。6116的控制線有3條：片選CS、輸出允許OE、讀/寫控制WE(為低表示寫操作)。結(jié)構(gòu)如下所示：第15頁，講稿共111頁，2023年5月2日，星期三

圖6116引腳和功能框圖第16頁，講稿共111頁，2023年5月2日，星期三3.標(biāo)準(zhǔn)的靜態(tài)RAM集成電路典型的靜態(tài)SRAM集成電路芯片如下所示：(1)Intel6264SRAM芯片

6264是一種采用CMOS工藝組成的8K×8位靜態(tài)讀寫存儲器，讀寫訪問時間在20--200ns范圍內(nèi)。芯片未選中時，可處于低功耗狀態(tài)。其引腳如下圖所示：第17頁，講稿共111頁，2023年5月2日，星期三圖SRAM6264引腳圖A0～A12：地址信號線。D0～D7：8條雙向數(shù)據(jù)線。CS1、CS2：片選信號引線。當(dāng)兩個片選信號同時有效，即CS1＝0，CS2＝1時，才能選中該芯片。OE：輸出允許信號。只有當(dāng)OE＝0，才允許該芯片將某單元的數(shù)據(jù)送到芯片外部的D0～D7上。WE：寫允許信號。當(dāng)WE＝0時，允許將數(shù)據(jù)寫入芯片；當(dāng)WE＝1時，允許芯片的數(shù)據(jù)讀出。NC:空腳。第18頁，講稿共111頁，2023年5月2日，星期三表

6264工作方式選擇表

第19頁，講稿共111頁，2023年5月2日，星期三(2)靜態(tài)RAM集成電路62256

62256是一種采用CMOS工藝制成的32K×8位、28個引腳的靜態(tài)讀寫存儲器，讀寫訪問時間在20--200ns范圍內(nèi)。芯片未選中時，處于低功耗狀態(tài)。其引腳如下圖所示：A0～A14：地址信號線。DQ0～DQ7：8條雙向數(shù)據(jù)線。CS：片選信號引線。CS＝0才能選中該芯片。OE：輸出允許信號。當(dāng)OE＝0，才允許該芯片將數(shù)據(jù)送到芯片外部的DQ0～DQ7上。WE：寫允許信號。當(dāng)WE＝0時，允許將數(shù)據(jù)寫入芯片；當(dāng)WE＝1時，允許芯片的數(shù)據(jù)讀出。第20頁，講稿共111頁，2023年5月2日，星期三表

62256工作方式選擇表

第21頁，講稿共111頁，2023年5月2日，星期三1.動態(tài)RAM的基本存儲電路動態(tài)RAM的基本存儲電路由MOS單管電路與其分布電容構(gòu)成，具有集成度高、速度快、功耗小、價格低等特點。標(biāo)準(zhǔn)的動態(tài)RAM集成電路有64K位、256K位、1M位、4M位、16M位、64M位等。其基本存儲電路如下圖所示：二、動態(tài)讀/寫存儲器DRAM第22頁，講稿共111頁，2023年5月2日，星期三圖DRAM單管基本存儲電路T1與C1構(gòu)成一個基本存儲電路，C1為T1的極間分布電容。當(dāng)C1中存有電荷時，該存儲單元存放的信息為1，沒有電荷時表示0。

T2為列選擇管，C2為數(shù)據(jù)線上的分布電容，一般有C2>C1。當(dāng)T1和T2導(dǎo)通時，數(shù)據(jù)線接通，可以對基本存儲單元進行讀出或?qū)懭氩僮鳌?/p>

C1容量很小，充電后電壓為0.2V左右，該電壓維持時間很短，約2ms左右既會泄漏，導(dǎo)致信息丟失，故需要刷新。第23頁，講稿共111頁，2023年5月2日，星期三2.動態(tài)RAM集成芯片2164A

動態(tài)RAMIntel2164A是一個64K×1位的芯片，片內(nèi)有65536個基本存儲電路，每個基本存儲電路存放1位二進制信息。要構(gòu)成64KB的存儲器，需要8片2164A。

2164A芯片的存儲體本應(yīng)構(gòu)成一個256256的存儲矩陣，為提高工作速度(需減少行列線上的分布電容)，將存儲矩陣分為4個128128矩陣，每個128128矩陣配有128個讀出放大器，各有一套I/O控制(讀/寫控制)電路。其引腳結(jié)構(gòu)如下圖所示：第24頁，講稿共111頁，2023年5月2日，星期三圖Intel2164A引腳圖A0-A7：地址信號的輸入引腳，分時接收CPU送來的8位行、列地址；：行地址選通信號輸入引腳，低電平有效，兼作芯片選擇信號。：列地址選通信號輸入引腳，低電平有效，表明當(dāng)前正在接收的是列地址(此時應(yīng)保持為低電平)；：寫允許控制信號輸入引腳，當(dāng)其為低電平時，執(zhí)行寫操作；否則，執(zhí)行讀操作。DIN：數(shù)據(jù)輸入引腳；DOUT：數(shù)據(jù)輸出引腳；VDD：+5V電源引腳；Vss：地；N/C：未用引腳。第25頁，講稿共111頁，2023年5月2日，星期三2164A的讀/寫操作由WE信號來控制，讀操作時，WE為高電平，選中單元的內(nèi)容經(jīng)三態(tài)輸出緩沖器從DOUT引腳輸出；寫操作時，WE為低電平，DIN引腳上的信息經(jīng)數(shù)據(jù)輸入緩沖器寫入選中單元。

2164A沒有片選信號，實際上用行地址和列地址選通信號RAS和CAS作為片選信號，可見，片選信號已分解為行選信號與列選信號兩部分。第26頁，講稿共111頁，2023年5月2日，星期三圖2164A內(nèi)部結(jié)構(gòu)示意圖第27頁，講稿共111頁，2023年5月2日，星期三多端口RAM有多個端口，如雙端口、三端口、四端口RAM等，每個端口都可以對RAM進行讀寫操作。

DS1609為8位的雙端口SRAM，存儲容量為512個字節(jié)，有A、B兩個端口。

1.引腳及操作時序引腳及操作時序如下各圖所示：三、多端口存儲器第28頁，講稿共111頁，2023年5月2日，星期三圖DS1609雙口SRAMAD7A—AD0A：A端口8位地址和數(shù)據(jù)復(fù)用引線。AD7B—AD0B：B端口8位地址和數(shù)據(jù)復(fù)用引線。OEA、OEB：輸出允許信號，低電平有效。WEA、WEB：寫允許信號，低電平有效。CEA、CEB：片選信號，低電平有效。第29頁，講稿共111頁，2023年5月2日，星期三讀操作圖DS1609讀出時序第30頁，講稿共111頁，2023年5月2日，星期三圖DS1609寫入時序?qū)懖僮鞯?1頁，講稿共111頁，2023年5月2日，星期三

2.兩端口的同時操作雙端口存儲器存在A、B兩端口對其存儲單元同時操作的問題，下面分別說明：

(1)對不同存儲單元允許同時讀或?qū)憽?/p>

(2)允許同一單元同時讀。

(3)當(dāng)一個端口寫某單元而另一端口同時讀該單元時，讀出的數(shù)據(jù)要么是舊數(shù)據(jù)，要么是新寫入的數(shù)據(jù)。因此，這種情況也不會發(fā)生混亂。

(4)當(dāng)兩個端口同時對同一單元寫數(shù)據(jù)時，會引起競爭，產(chǎn)生錯誤。因此，這種情況應(yīng)想辦法加以避免。第32頁，講稿共111頁，2023年5月2日，星期三

3.競爭的消除對于DS1609來說，競爭發(fā)生在對一單元同時寫數(shù)據(jù)時。為了防止競爭的發(fā)生，可以另外設(shè)置兩個接口，該接口能保證一個端口只寫而另一個只讀。該接口可用帶有三態(tài)門輸出的鎖存器來實現(xiàn)，如74LS373和74LS374。如果可能，也可在DS1609中設(shè)置兩個單元：一個單元的A端口只寫而B端口只讀；另一個單元則相反，B端口只寫而A端口只讀。在A端口向DS1609寫數(shù)據(jù)時，先讀B端口的寫狀態(tài)。若B端口不寫，則將自己的寫數(shù)據(jù)寫到存儲單元中。當(dāng)B端口寫入時，同樣需要查詢A端口的狀態(tài)。其過程可用如下所示的流程圖來說明。第33頁，講稿共111頁，2023年5月2日，星期三圖查詢寫入流程圖第34頁，講稿共111頁，2023年5月2日，星期三

4.連接使用如下圖中將DS1609直接與8088CPU相連接，而另一端口與單片機相連接，構(gòu)成多機系統(tǒng)。第35頁，講稿共111頁，2023年5月2日，星期三5.3只讀存儲器ROM這種存儲器芯片，在生產(chǎn)過程中利用一道掩模工藝決定每一個存儲單元中存放的二進制信息，一旦形成產(chǎn)品，存放的信息代碼是固定不變的，用戶不能修改。如下圖所示為一個4×4位的掩模ROM：一、掩模ROM第36頁，講稿共111頁，2023年5月2日，星期三4條行線，4條列線，共4個單元，每個單元為4位。對A1、A0進行譯碼后分別選中第0、1、2、3行，被選中的行為高電平，其余行為低電平。

4個列選線通過有源負(fù)載掛在高電平上，行列線交叉點上接有MOS管的存放0，沒有接MOS管的存放1。該掩模ROM每個單元的內(nèi)容如下表所示。圖掩膜式ROM結(jié)構(gòu)示意圖00011011第37頁，講稿共111頁，2023年5月2日，星期三表掩膜式ROM的內(nèi)容第38頁，講稿共111頁，2023年5月2日，星期三1.基本存儲電路工作原理一般EPROM基本存儲電路由浮置柵極雪崩注入式場效應(yīng)管(FloatingAvalancheInjectionMOS，F(xiàn)AMOS)構(gòu)成。FAMOS管與普通MOS管串聯(lián)接到行與列的交叉點上，排成矩陣形式。當(dāng)浮置柵極上未注入電荷時，源極與漏極不導(dǎo)通，F(xiàn)AMOS截止，該位存放信息1；當(dāng)浮置柵極注入一定的電荷后，源極、漏極間導(dǎo)通，該位存放信息0?；敬鎯﹄娐芳癋AMOS管結(jié)構(gòu)如下所示：二、可擦除可編程的只讀存儲器EPROM第39頁，講稿共111頁，2023年5月2日，星期三圖EPROM基本存儲電路示意圖FAMOS管與普通MOS管串聯(lián)接到行與列的交叉點上，排成矩陣形式。當(dāng)浮置柵極上未注入電荷時，源極與漏極不導(dǎo)通，F(xiàn)AMOS截止，該位存放信息1；當(dāng)浮置柵極注入一定的電荷后，源極、漏極間導(dǎo)通，該位存放信息0。第40頁，講稿共111頁，2023年5月2日，星期三圖浮置柵極場效應(yīng)管結(jié)構(gòu)圖

在N型的基片上做出兩個高濃度的P型區(qū)，從中引出源極S和漏極D；柵極由多晶硅構(gòu)成，被不導(dǎo)電的SiO2絕緣層所包圍，柵極G沒有引出電極，故稱為浮置柵極。當(dāng)柵極無負(fù)電荷時，MOS管截止，該位存放信息1；當(dāng)柵極有負(fù)電荷時，在漏極和源極間感應(yīng)出P溝道，MOS管導(dǎo)通，該位存放信息0。第41頁，講稿共111頁，2023年5月2日，星期三2.典型EPROM芯片典型的EPROM芯片如下所示：第42頁，講稿共111頁，2023年5月2日，星期三(1)2764EPROM芯片簡介

2764引腳如下圖所示：A0--A12：地址信號輸入線。D0--D7：8條數(shù)據(jù)線。

CE：片選信號線，為輸入信號,

低電平有效。OE：輸出允許信號,為低電平時允許數(shù)據(jù)由D0～D7輸出。PGM：編程脈沖輸入端。在機工作時為高電平，編程寫入時需在該端子加上寬度為50ms的編程負(fù)脈沖。VPP：編程電壓。VCC：+5V電源NC：空腳。第43頁，講稿共111頁，2023年5月2日，星期三2764A的工作方式

2764A共有八種工作方式，分別為。①標(biāo)準(zhǔn)編程方式②Intel編程方式③編程校驗④編程禁止⑤讀出方式⑥讀出禁止⑦備用方式⑧讀Intel標(biāo)識符第44頁，講稿共111頁，2023年5月2日，星期三(2)27C256EPROM芯片簡介

27C256EPROM芯片引腳如下圖所示：A0--A14：地址信號輸入線。O0--O7：8條數(shù)據(jù)線。

CE：片選信號線，為輸入信號,

低電平有效。OE：輸出允許信號,為低電平時允許數(shù)據(jù)由O0～O7輸出。VPP：編程電壓。VCC：+5V電源VSS：接地。第45頁，講稿共111頁，2023年5月2日，星期三EEPROM(E2PROM)是一種可用電氣方法在線擦除和再編程的只讀存儲器，既具有RAM在聯(lián)機操作中可讀可改寫的特性(只是寫操作需要較長的時間)；又具有非易失性存儲器ROM的優(yōu)點，在掉電后仍然能保存原所存儲數(shù)據(jù)。目前，EEPROM已在片內(nèi)集成了需要的所有外圍電路，包括數(shù)據(jù)鎖存緩沖器、地址鎖存器、擦除和寫操作脈沖定時、編程電壓的形成，以及電源上電和掉電數(shù)據(jù)寫保護電路等?？稍诰€擦除和編程，使用方便。

EEPROM有并行接口、串行接口兩種標(biāo)準(zhǔn)的集成電路，各有特點，適合于不同的應(yīng)用場合。三、電可擦除可編程只讀存儲器EEPROM第46頁，講稿共111頁，2023年5月2日，星期三1.典型的EEPROM芯片典型的EEPROM芯片如下表所示：第47頁，講稿共111頁，2023年5月2日，星期三2.EEPROM芯片28C64簡介

EEPROM芯片28C64是一種采用CMOS工藝制造的8K×8位電可擦除、可編程的只讀存儲器。其讀寫可像SRAM一樣，不需要附加任何外部元器件，讀訪問時間為45—450ns。其引腳如下圖所示：第48頁，講稿共111頁，2023年5月2日，星期三A0--A12：地址信號輸入線。I/O0—I/O7：8條數(shù)據(jù)線。

CE：片選信號線，為輸入信號,低電平有效。OE：輸出允許信號,為低電平時允許數(shù)據(jù)輸出。WE：寫允許信號。RDY/BUSY：寫結(jié)束狀態(tài)輸出信號。當(dāng)開始寫入數(shù)據(jù)時，該引腳變?yōu)榈碗娖?，寫入完畢后則變?yōu)楦唠娖絍CC：+5V電源GND：接地。NC：空腳。圖28C64引腳圖第49頁，講稿共111頁，2023年5月2日，星期三3.快擦寫可編程的EPROM-FLASHMemory(閃存)EEPROM在線編程的時間長，應(yīng)用不甚方便。與EEPROM相比，F(xiàn)LASHMemory存儲容量大，編程速度快，既具有SRAM讀寫靈活性和較快的訪問速度，又具有ROM斷電后信息不丟失信息的特點。

AMD公司的28F256(32K×8位)、28F512(64K×8位)、28F010(128K×8位)、28F020(256K×8位)、28F040(512K×8位)是Flash系列產(chǎn)品，其基本原理、結(jié)構(gòu)、特性和操作使用方法大致相同，其引腳如下圖所示：第50頁，講稿共111頁，2023年5月2日，星期三A0--A14、A15、A16：地址信號輸入線。DQ0—DQ77：數(shù)據(jù)輸入/輸出線。

CE：芯片允許輸入線(即片選)，為輸入信號,低電平有效。OE：輸出允許信號,為低電平時允許數(shù)據(jù)由DQ0～DQ7輸出。VPP：擦除/編程電源。VCC：+5V電源VSS：接地。第51頁，講稿共111頁，2023年5月2日，星期三5.4存儲器與CPU接口的基本技術(shù)

CPU與存儲器連接時，地址總線、數(shù)據(jù)總線和控制總線都要連接，連接時要注意以下幾個問題：

(1)CPU總線的帶負(fù)載能力。

(2)CPU時序與存儲器存取時序的配合。

(3)存儲器組織與地址分配。(一)CPU總線的帶負(fù)載能力

8086/8088CPU輸出線的帶負(fù)載能力一般為5個74LS(TTL)或10個74HC(CMOS)邏輯元件系列，因此：在簡單的系統(tǒng)中，CPU與存儲器可直接連接，而在較大的系統(tǒng)中，CPU數(shù)據(jù)總線要加雙向總線驅(qū)動器(如74LS245)，地址和控制總線要加單向驅(qū)動器(如74LS244)，使CPU通過總線驅(qū)動器與存儲器連接。一、接口連接應(yīng)注意的問題第52頁，講稿共111頁，2023年5月2日，星期三(二)CPU時序與存儲器存取時序的配合

CPU對存儲器進行讀操作時，CPU發(fā)出地址和讀信號后，存儲器必須在規(guī)定的時間內(nèi)讀出有效數(shù)據(jù)。當(dāng)CPU對存儲器進行寫操作時，存儲器必須在寫信號規(guī)定的時間內(nèi)將數(shù)據(jù)寫入指定單元。存儲器芯片讀寫速率必須與CPU(或總線)的時序相配合。(三)存儲器組織和地址分配在設(shè)計內(nèi)存時，要合理分配地址空間。

8086/8088CPU硬件復(fù)位后的開始地址為FFFF0H，因此將其內(nèi)存空間的高端F0000H—FFFFFH安排為ROM區(qū)，存放BIOS程序(基本輸入輸出程序)。第53頁，講稿共111頁，2023年5月2日，星期三(四)存儲器的擴展1.位擴展法對于數(shù)據(jù)線不滿8位的存儲器芯片要擴充成字節(jié)長度，簡稱位數(shù)擴充。假定使用8K×1位的RAM存儲器芯片，那么組成8K×8位的存儲器可采用位擴展法，此時只加大字長，而存儲器的字?jǐn)?shù)與存儲器芯片字?jǐn)?shù)一致，如下圖所示。圖中，每一片RAM是8192×1位，故其地址線為13條(A0～A12)，可滿足整個存儲容量的要求。每一片對應(yīng)于數(shù)據(jù)的1位(只有1條數(shù)據(jù)線)，故只需將它們分別接到數(shù)據(jù)總線上的相應(yīng)位即可。在這種連接方式中，對片選信號均按已被選中來考慮。每一條地址總線接有8個負(fù)載，每一條數(shù)據(jù)線接有一個負(fù)載。第54頁，講稿共111頁，2023年5月2日，星期三圖位擴展法組成8K×8RAM第55頁，講稿共111頁，2023年5月2日，星期三2.字?jǐn)U展法字?jǐn)U展即擴充字節(jié)容量(或稱為地址擴充)，而位數(shù)不變，因此將芯片的地址線、數(shù)據(jù)線、讀/寫控制線并聯(lián)，而由片選信號來區(qū)分各片地址，故片選信號端連接到選片譯碼器的輸出端。下圖為用16K×8位的芯片采用字?jǐn)U展法組成64K×8位的存儲器連接圖。圖中4個芯片的數(shù)據(jù)端與數(shù)據(jù)總線D0～D7相連，地址總線低位地址A0～A13與各芯片的14位地址線相連，兩位高位地址A14、A15經(jīng)2-4譯碼器分別與4個片選端相連。這4個芯片的地址空間分配如下表所示。第56頁，講稿共111頁，2023年5月2日，星期三第57頁，講稿共111頁，2023年5月2日，星期三

假定一個存儲器的容量為M×N位，若使用e×k位的芯片(e<M，k<N)，需要在字向和位向同時進行擴展。此時共需要(M/e)×(N/k)個存儲器芯片。

如下圖所示為2114SRAM（1K×4)構(gòu)成的4K×8存儲器模塊。若其中某一芯片有效，則由寫允許信號規(guī)定該片執(zhí)行讀操作還是寫操作。若無效，則信號對該片不起作用，其數(shù)據(jù)輸入/輸出端呈高阻狀態(tài)。這樣就可以把同一行的4個2114芯片的相應(yīng)數(shù)據(jù)輸入/輸出端直接連接在一起提供數(shù)據(jù)字節(jié)的4位。每一行構(gòu)成4K×4RAM，兩行構(gòu)成4K×8存儲器模塊。每一列構(gòu)成1K×8RAM，每四列構(gòu)成4K×8存儲器模塊。3.字位同時擴展法第58頁，講稿共111頁，2023年5月2日，星期三圖由1K×4SRAM構(gòu)成的4K×8存儲器模塊第59頁，講稿共111頁，2023年5月2日，星期三1.片選端的處理通常，存儲器芯片的地址線(片內(nèi)地址線)與CPU的低位地址總線相連，用來決定對芯片內(nèi)部的哪個存儲單元進行操作，這部分地址的譯碼是在存儲器芯片內(nèi)部完成的，稱為片內(nèi)譯碼。

利用高位地址線(片內(nèi)地址線未使用)進行譯碼產(chǎn)生片選信號，進行芯片選擇。最簡單的片選控制方法是采用直接選中的方法，即：使芯片(或者芯片組)的片選端始終處于有效狀態(tài)，不與CPU的高位地址線發(fā)生關(guān)聯(lián)。如下圖所示：二、CPU與存儲器的連接(一)存儲器片選端處理和地址譯碼器第60頁，講稿共111頁，2023年5月2日，星期三圖片選端直接有效直接選中法的特點：電路簡單，但只能使用一片(或一組)芯片，存在地址重疊的可能。譯碼法：將系統(tǒng)的高位地址線進行譯碼產(chǎn)生片選信號，有三種方法：全譯碼、部分譯碼、線選法。第61頁，講稿共111頁，2023年5月2日，星期三(1)全譯碼方式

系統(tǒng)中的高位地址線全部作為譯碼器的輸入進行譯碼產(chǎn)生片選信號，對存儲器芯片進行尋址。全譯碼方式使存儲器芯片的每一個存儲單元惟一地占據(jù)內(nèi)存空間的一個地址，或者說利用地址總線的所有地址線來惟一地決定存儲芯片的一個單元，無地址重疊現(xiàn)象。如下圖所示。第62頁，講稿共111頁，2023年5月2日，星期三圖

全地址譯碼電路

A19—A16需全部為1，A13—A15需全部為0，CS1才可能為低。第63頁，講稿共111頁，2023年5月2日，星期三圖另一種全譯碼電路A19需為1，A13—A18需全部為0，CS1才可能為低。第64頁，講稿共111頁，2023年5月2日，星期三

(2)部分譯碼方式

部分譯碼：系統(tǒng)中高位地址線，只有一部分作為譯碼器的輸入產(chǎn)生片選信號，對存儲器芯片進行選址。缺點是存在地址重疊問題，如下圖所示。

(3)線選方式

線選法：選用高位地址線中的某一根，來單獨選中某個存儲器第65頁，講稿共111頁，2023年5月2日，星期三圖部分地址譯碼連接A19、A18、A16、A15、A13需全部為1才能選中該芯片，A14、A17未參加譯碼，有地址重疊問題。第66頁，講稿共111頁，2023年5月2日，星期三圖線選法構(gòu)成的8K×8bit存儲器的連接圖第67頁，講稿共111頁，2023年5月2日，星期三2.地址譯碼器電路前面所用的譯碼器電路都是用門電路構(gòu)成的，這僅僅是構(gòu)成譯碼器的一種方法。在工程上常用的譯碼電路還有如下幾種類型：

(1)利用廠家提供的現(xiàn)成的譯碼器芯片。例如，74系列的138、139、154等均可選用。這些現(xiàn)成的譯碼器已使用多年，性能穩(wěn)定可靠，使用方便，故常被采用。

(2)利用廠家提供的數(shù)字比較器芯片。例如，74系列的682～688均可選用。這些芯片用作譯碼器，對改變譯碼地址帶來方便。在那些需要方便地改變地址的應(yīng)用場合，這些芯片是很合適的。第68頁，講稿共111頁，2023年5月2日，星期三

(3)利用ROM作譯碼器。事先在ROM的固定單元中固化好適當(dāng)?shù)臄?shù)據(jù)，使它在連接中作為譯碼器使用。這在批量生產(chǎn)中用起來更合適，而且也具有一定的保密性。但它需要專門制作或編程，在科研中使用略顯麻煩。

(4)利用PLD。利用PLD編程器可以方便地對PLD器件進行編程，使它滿足譯碼器的要求。只要有PLD編程器，原則上就可以構(gòu)成各種邏輯功能，當(dāng)然也可以構(gòu)造譯碼器，而且其保密性能會更好一些。第69頁，講稿共111頁，2023年5月2日，星期三3.譯碼芯片74LS13874LS138譯碼器是常用的譯碼芯片，功能是3－>8譯碼器，有三個“選擇輸入端”C、B、A和三個“使能輸入端”G1、G2A，G2B以及8個輸出端Y7--Y0

圖譯碼芯片74LS138第70頁，講稿共111頁，2023年5月2日，星期三表74LS138功能表第71頁，講稿共111頁，2023年5月2日，星期三4.譯碼芯片74LS13974LS139是一款2-4譯碼器，其內(nèi)部分為A、B兩組譯碼器，可分別單獨使用，其引腳如下圖所示：

圖譯碼芯片74LS1391E、2E：第1、2兩組譯碼器的使能端，低電平有效。1A、1B：第1組的編碼輸入信號1Y0—1Y3:第1組的譯碼輸出信號。2A、2B：第2組的編碼輸入信號2Y0—2Y3:第2組的譯碼輸出信號。第72頁，講稿共111頁，2023年5月2日，星期三

表74LS139譯碼器真值表第73頁，講稿共111頁，2023年5月2日，星期三例題1：用1K×4bit芯片2114構(gòu)成4KB存儲器在Z80

系統(tǒng)總線上的連接，如下圖所示。例題2：具有RAM和ROM的系統(tǒng)連接圖。利用

1K×8bit芯片8708ROM和2114（1K×4位RAM）構(gòu)成4KBROM和1KBRAM系統(tǒng)。需要4片87082片2114

(二)CPU與存儲器的連接示例1.靜態(tài)RAM與CPU的連接第74頁，講稿共111頁，2023年5月2日，星期三第75頁，講稿共111頁，2023年5月2日，星期三8708：1K×8位ROM2114：1K×4位RAM第76頁，講稿共111頁，2023年5月2日，星期三

假定一個存儲器的容量為M×N位，若使用e×k位的芯片進行擴充。（1）如果e<M,k=N,則僅需要進行字的擴充。需要M/e個芯片（2）如果e=M,k<N,則需要進行位的擴充。需要N/k個芯片（3）如果e<M.k<N,則需要字和位同時進行擴充。需要(M/e)*(N/k)個芯片第77頁，講稿共111頁，2023年5月2日，星期三假定一個存儲器的容量為M×N位，若使用e×k位的芯片進行擴充。從數(shù)據(jù)線和地址線考慮擴充問題如果e=M,k<N.說明數(shù)據(jù)線位數(shù)不夠，則需要進行位的擴充。特點：每一個芯片的地址是一樣的，即進行位的擴充時，每個芯片的地址是一樣的。如果e<M,K=N.說明需要地址線不夠，則需要進行地址線的擴充。特點：每一個芯片的地址是不一樣的，即進行字的擴充時，每個芯片的的地址是不一樣的。如果e<M,K<N.說明需要地址線和數(shù)據(jù)線都不夠，則地址線和數(shù)據(jù)線都要進行擴充。特點：某些芯片的地址是一樣的。第78頁，講稿共111頁，2023年5月2日，星期三(1)全譯碼方式

系統(tǒng)中的高位地址線全部作為譯碼器的輸入進行譯碼產(chǎn)生片選信號，對存儲器芯片進行尋址。全譯碼方式特點：存儲器芯片的每一個存儲單元惟一地占據(jù)內(nèi)存空間的一個地址，或者說利用地址總線的所有地址線來惟一地決定存儲芯片的一個單元，無地址重疊現(xiàn)象。如下圖所示。第79頁，講稿共111頁，2023年5月2日，星期三圖

全地址譯碼電路

A19—A16需全部為1，A13—A15需全部為0，CS1才可能為低。第80頁，講稿共111頁，2023年5月2日，星期三(2)部分譯碼方式

部分譯碼：系統(tǒng)中高位地址線，只有一部分作為譯碼器的輸入產(chǎn)生片選信號，對存儲器芯片進行選址。特點：是存在地址重疊問題，如下圖所示。第81頁，講稿共111頁，2023年5月2日，星期三圖部分地址譯碼連接A19、A18、A16、A15、A13需全部為1才能選中該芯片，A14、A17未參加譯碼，有地址重疊問題。第82頁，講稿共111頁，2023年5月2日，星期三

(3)線選方式

線選法：選用高位地址線中的某一根，來單獨選中某個存儲器第83頁，講稿共111頁，2023年5月2日，星期三圖線選法構(gòu)成的8K×8bit存儲器的連接圖第84頁，講稿共111頁，2023年5月2日，星期三例：用1K×4的2114芯片構(gòu)成1K×8的存儲器系統(tǒng)第85頁，講稿共111頁，2023年5月2日，星期三第1步：將存儲器芯片的10根地址線連接在一起，并與CPU的低位地址一一相連。第86頁，講稿共111頁，2023年5月2日，星期三第2步：將1號芯片的4位數(shù)據(jù)線與CPU的低4位連接，將2號芯片的4位數(shù)據(jù)線與CPU的高4位連接，形成8位數(shù)據(jù)線。第87頁，講稿共111頁，2023年5月2日，星期三第3步：將1號芯片和2號芯片的讀寫控制線相連，并與CPU的WR(寫有效)相連。第88頁，講稿共111頁，2023年5月2日，星期三第4步：用CPU的高端地址譯碼產(chǎn)生片