005第五章8086的總線操作和時(shí)序課件

第

章

8086

的

總

線

操

作

和

時(shí)

序

本章內(nèi)容最小組態(tài)下的基本引腳最小組態(tài)下的總線時(shí)序最小組態(tài)下的總線形成1概況1

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您的內(nèi)容打在這里，或者通過(guò)復(fù)制您的文本后。+++整體概況5.1概述時(shí)鐘周期（T狀態(tài)）計(jì)算機(jī)是一個(gè)復(fù)雜的時(shí)序邏輯電路，時(shí)序邏輯電路都有“時(shí)鐘”信號(hào)。計(jì)算機(jī)的“時(shí)鐘”是由振蕩源產(chǎn)生的、幅度和周期不變的節(jié)拍脈沖，每個(gè)脈沖周期稱為時(shí)鐘周期，又稱為T狀態(tài)。計(jì)算機(jī)是在時(shí)鐘脈沖的統(tǒng)一控制下，一個(gè)節(jié)拍一個(gè)節(jié)拍地工作的。總線周期是指CPU通過(guò)總線操作與外部（存儲(chǔ)器或I/O端口）進(jìn)行一次數(shù)據(jù)交換的過(guò)程。根據(jù)總線操作功能的不同，有多種不同的總線周期。如存儲(chǔ)器讀周期、存儲(chǔ)器寫周期、I/O讀周期、I/O寫周期等。

5.1.1時(shí)鐘周期（T狀態(tài)）、總線周期和指令周期8086的基本總線周期需要4個(gè)時(shí)鐘周期4個(gè)時(shí)鐘周期編號(hào)為T1、T2、T3和T4總線周期中的時(shí)鐘周期也被稱作“T狀態(tài)”時(shí)鐘周期的時(shí)間長(zhǎng)度就是時(shí)鐘頻率的倒數(shù)當(dāng)需要延長(zhǎng)總線周期時(shí)插入等待狀態(tài)TwCPU進(jìn)行內(nèi)部操作，沒(méi)有對(duì)外操作時(shí)，其引腳就處于空閑狀態(tài)Ti指令周期每條指令的執(zhí)行包括取指令、譯碼和執(zhí)行。執(zhí)行一條指令所需要的時(shí)間稱為指令周期。指令指令周期是由1個(gè)或多個(gè)總線周期組合而成?；蛘哒f(shuō)，指令周期可以被劃分為若干個(gè)總線周期。8086中的指令碼最短的只需要一個(gè)字節(jié)，多的有6個(gè)字節(jié)。多字節(jié)指令，取指（存儲(chǔ)器讀）就需要多個(gè)總線周期；在指令的執(zhí)行階段，由于各種不同尋址方式，需要的總線周期個(gè)數(shù)也各不相同。因此8086的指令周期是不等長(zhǎng)的。對(duì)于8086CPU來(lái)說(shuō)，在EU執(zhí)行指令的時(shí)候，BIU可以取下一條指令。由于EU和BIU可以并行工作，8086指令的最短執(zhí)行時(shí)間可以是兩個(gè)時(shí)鐘周期，一般的加、減、比較、邏輯操作是幾十個(gè)時(shí)鐘周期，最長(zhǎng)的為16位乘除法約要200個(gè)時(shí)鐘周期。演示5.2處理器總線外部特性表現(xiàn)在其引腳信號(hào)上，學(xué)習(xí)時(shí)請(qǐng)?zhí)貏e關(guān)注以下幾個(gè)方面：指引腳信號(hào)的定義、作用；通常采用英文單詞或其縮寫表示信號(hào)從芯片向外輸出，還是從外部輸入芯片，或者是雙向的起作用的邏輯電平高、低電平有效上升、下降邊沿有效輸出正常的低電平、高電平外，還可以輸出高阻的第三態(tài)⑶有效電平⑷三態(tài)能力⑵信號(hào)的流向⑴引腳的功能5.2.18086的兩種組態(tài)當(dāng)8086CPU與存儲(chǔ)器和外設(shè)構(gòu)成一個(gè)計(jì)算機(jī)的硬件系統(tǒng)時(shí)，根據(jù)所連的存儲(chǔ)器和外設(shè)的規(guī)模，8086可以有兩種不同的組態(tài)。兩種組態(tài)構(gòu)成兩種不同規(guī)模的應(yīng)用系統(tǒng)最小組態(tài)模式構(gòu)成小規(guī)模的應(yīng)用系統(tǒng)8086本身提供所有的系統(tǒng)總線信號(hào)最大組態(tài)模式構(gòu)成較大規(guī)模的應(yīng)用系統(tǒng)，例如可以接入數(shù)值協(xié)處理器80878086和總線控制器8288共同形成系統(tǒng)總線信號(hào)兩種組態(tài)利用MN/MX*引腳區(qū)別MN/MX*接高電平為最小組態(tài)模式MN/MX*接低電平為最大組態(tài)模式兩種組態(tài)下的內(nèi)部操作并沒(méi)有區(qū)別IBMPC/XT采用最大組態(tài)我們以最小組態(tài)展開基本原理通常在信號(hào)名稱加上劃線（如：MX）或星號(hào)（如：MX*）表示低電平有效8086的引腳圖12345678910111213141516171819204039383736353433323130292827262524232221

GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCA15A16/S3A17/S4A18/S5A19/S6BHE*/S7MN/MX*RD*HOLD(RQ)*/GT0*)HLDA(RQ*/GT1*)WR*(LOCK*)M/IO*(S2*

)DT/R*(S1*

)DEN*(S0

*)ALE(QS0)INTA(QS1)TEST*READYRESET80865.2.2最小組態(tài)的引腳信號(hào)分類學(xué)習(xí)這40個(gè)引腳（總線）信號(hào)數(shù)據(jù)和地址引腳讀寫控制引腳中斷請(qǐng)求和響應(yīng)引腳總線請(qǐng)求和響應(yīng)引腳其它引腳1.數(shù)據(jù)和地址引腳AD15~AD0（Address/Data）(39，2~16)

地址/數(shù)據(jù)分時(shí)復(fù)用引腳，雙向、三態(tài)作為復(fù)用引腳，在總線周期的T1狀態(tài)作為低16位地址線。T2、T3、TW狀態(tài)，作為數(shù)據(jù)總線。在DMA方式時(shí)，這些引線被置為高阻狀態(tài)，置為高阻狀態(tài)。A19/S6~A16/S3（Address/Status）(35~38)

地址/狀態(tài)分時(shí)復(fù)用引腳，輸出、三態(tài)。在總線周期的T1狀態(tài)輸出高4位地址A19~A16。由于8086/8088對(duì)I/0端口的尋址僅用低16位地址線，故A19~A16作為地址總線使用時(shí)只能對(duì)存儲(chǔ)器尋址。其他時(shí)間輸出狀態(tài)信號(hào)S6~S3，作用為：S6：始終為低電平。S5：輸出，指明標(biāo)志寄存器中中斷允許標(biāo)志IF的當(dāng)前狀態(tài)。S4、S3：編碼，指明當(dāng)前正在使用的段寄存器。S4S3當(dāng)前正在使用的段寄存器名00ES01SS10CS或未用11DS2.讀寫控制引腳ALE（AddressLatchEnable）(25)

地址鎖存允許，輸出、高電平有效，是微處理器提供給地址鎖存器8282/8283的控制信號(hào)在總線周期的T1狀態(tài)ALE引腳高電平有效，表示當(dāng)前在地址/數(shù)據(jù)復(fù)用總線上輸出的是地址信息，即AD15~AD0和A19/S6~A16/S3正在傳送地址信息，地址鎖存器把ALE作為鎖存信號(hào)，對(duì)地址進(jìn)行鎖存。由于地址信息在這些復(fù)用引腳上出現(xiàn)的時(shí)間很短暫，所以系統(tǒng)可以利用ALE引腳將地址鎖存起來(lái)注意：ALE沒(méi)有高阻狀態(tài)M/IO*（Memory/InputandOutput）(28)

I/O或存儲(chǔ)器訪問(wèn)，輸出、三態(tài)該引腳輸出低電平時(shí)，表示CPU將訪問(wèn)I/O端口，這時(shí)地址總線A15~A0提供16位I/O口地址該引腳輸出高電平時(shí)，表示CPU將訪問(wèn)存儲(chǔ)器，這時(shí)地址總線A19~A0提供20位存儲(chǔ)器地址DMA方式：高阻狀態(tài)WR*（Write）(29)

寫控制，輸出、三態(tài)、低電平有效T2、T3、TW期間有效時(shí)，表示CPU正在寫出數(shù)據(jù)給存儲(chǔ)器或I/O端口RD*（Read）(32)

讀控制，輸出、三態(tài)、低電平有效T2、T3、TW期間有效時(shí)，表示CPU正在從存儲(chǔ)器或I/O端口讀入數(shù)據(jù)DMA方式：高阻狀態(tài)M/IO*、WR*和RD*是最基本的控制信號(hào)組合后，控制4種基本的總線周期總線周期M/IO*WR*RD*存儲(chǔ)器讀高高低存儲(chǔ)器寫高低高I/O讀低高低I/O寫低低高READY

(22)

存儲(chǔ)器或I/O口就緒，輸入、高電平有效來(lái)自所訪問(wèn)的存儲(chǔ)器或I/O設(shè)備，有效時(shí)表示設(shè)備準(zhǔn)備就緒，可進(jìn)行一次數(shù)據(jù)傳輸總線操作周期中（T3狀態(tài)），CPU會(huì)測(cè)試該引腳如果測(cè)到高有效，CPU直接進(jìn)入下一步如果測(cè)到無(wú)效，CPU將插入等待周期等待周期中仍然要監(jiān)測(cè)READY信號(hào)，確定是否繼續(xù)插入等待周期DEN*（DataEnable）(26)

數(shù)據(jù)允許，輸出、三態(tài)、低電平有效。有效時(shí)表示CPU準(zhǔn)備好接收和發(fā)送數(shù)據(jù)?？梢杂肈EN*為收發(fā)器（8286/8287）提供一選通信號(hào)。DT/R*（DataTransmit/Receive）

(27)

數(shù)據(jù)發(fā)送/接收，輸出、三態(tài)。表明當(dāng)前總線上數(shù)據(jù)的流向。高電平時(shí)數(shù)據(jù)自CPU輸出（發(fā)送）低電平時(shí)數(shù)據(jù)輸入CPU（接收）可用DT/R*信號(hào)來(lái)控制數(shù)據(jù)總線上的雙向收發(fā)器的數(shù)據(jù)傳送方向。DMA方式：高阻狀態(tài)BHE*/S7（BusHighEnable/Status）(34)

高8位數(shù)據(jù)總線允許/狀態(tài)，輸出，三態(tài)，分時(shí)復(fù)用。T1狀態(tài)：輸出BHE*信號(hào)，表示高8位數(shù)據(jù)線上的數(shù)據(jù)是否有效。其他狀態(tài)：作為S7輸出，是一個(gè)未定義的狀態(tài)信號(hào)。BHE*和低位地址A0配合表示不同的數(shù)據(jù)傳送操作：讀/寫操作BHE*A0所用數(shù)據(jù)引腳從偶地址開始的一個(gè)字00AD15~AD0偶地址的一個(gè)字節(jié)10AD7~AD0奇地址的一個(gè)字節(jié)01AD15~AD8從奇地址開始的一個(gè)字（兩個(gè)總線周期）01AD15~AD8（低8位數(shù)據(jù)）10AD7~AD0（高8位數(shù)據(jù)）3.中斷請(qǐng)求和響應(yīng)引腳INTR（InterruptRequest）(18)

可屏蔽中斷請(qǐng)求，輸入、高電平有效。有效時(shí)，表示請(qǐng)求設(shè)備向CPU申請(qǐng)可屏蔽中斷，該中斷請(qǐng)求是否響應(yīng)受控于IF（中斷允許標(biāo)志），可以被屏蔽掉。CPU在執(zhí)行每條指令的最后一個(gè)時(shí)鐘周期對(duì)INTR信號(hào)進(jìn)行采樣，若IF=1，且又接收到INTR信號(hào)，則CPU在結(jié)束當(dāng)前指令后，響應(yīng)中斷請(qǐng)求，進(jìn)入一中斷處理子程序。INTA*（InterruptAcknowledge）(24)

可屏蔽中斷響應(yīng)，輸出、低電平有效有效時(shí)，表示來(lái)自INTR引腳的中斷請(qǐng)求已被CPU響應(yīng)，CPU進(jìn)入中斷響應(yīng)周期NMI（Non-MaskableInterrupt）(17)

不可屏蔽中斷請(qǐng)求，輸入、上升沿有效有效表示外界向CPU申請(qǐng)不可屏蔽中斷該中斷請(qǐng)求不能被CPU屏蔽，所以優(yōu)先級(jí)別高于INTR（可屏蔽中斷）主機(jī)與外設(shè)進(jìn)行數(shù)據(jù)交換通常采用可屏蔽中斷不可屏蔽中斷通常用于處理掉電等系統(tǒng)故障4.總線請(qǐng)求和響應(yīng)引腳HOLD

(31)

總線保持（即總線請(qǐng)求），輸入高電平有效有效時(shí)，表示總線請(qǐng)求設(shè)備向CPU申請(qǐng)占有總線該信號(hào)從有效回到無(wú)效時(shí)，表示總線請(qǐng)求設(shè)備對(duì)總線的使用已經(jīng)結(jié)束，通知CPU收回對(duì)總線的控制權(quán)HLDA（HOLDAcknowledge）(30)

總線保持響應(yīng)（總線響應(yīng)），輸出、高電平有效有效表示CPU已響應(yīng)總線請(qǐng)求并已將總線釋放此時(shí)CPU的地址總線、數(shù)據(jù)總線及具有三態(tài)輸出能力的控制總線將全面呈現(xiàn)高阻，使總線請(qǐng)求設(shè)備可以順利接管總線待到總線請(qǐng)求信號(hào)HOLD無(wú)效，總線響應(yīng)信號(hào)HLDA也轉(zhuǎn)為無(wú)效，CPU重新獲得總線控制權(quán)5.其它引腳RESET

(21)

復(fù)位請(qǐng)求，輸入、高電平有效該信號(hào)有效，將使CPU回到其初始狀態(tài)；當(dāng)再度返回?zé)o效時(shí)，CPU將重新開始工作復(fù)位時(shí)要求該信號(hào)至少持續(xù)四個(gè)時(shí)鐘周期，若是初次加電，則需要保持至少50μS8086復(fù)位后CS＝FFFFH、IP＝0000H，所以程序入口在物理地址FFFF0H。其他寄存器清0。CLK（Clock）

(19)

時(shí)鐘輸入系統(tǒng)通過(guò)該引腳給CPU提供內(nèi)部定時(shí)信號(hào)8086的標(biāo)準(zhǔn)工作時(shí)鐘為5MHzIBMPC/XT機(jī)的8086采用了4.77MHz的時(shí)鐘，其時(shí)鐘周期約為210nsVcc

(40)

電源輸入，向CPU提供＋5V電源GND

(1、20)

接地，向CPU提供參考地電平MN/MX*（Minimum/Maximum）(33)

組態(tài)選擇，輸入接高電平時(shí)，8086引腳工作在最小組態(tài)；反之，8086工作在最大組態(tài)TEST*

(23)

測(cè)試，輸入、低電平有效與WAIT指令配合使用，當(dāng)CPU執(zhí)行WAIT指令時(shí)，CPU處于等待狀態(tài)，并且每隔5個(gè)T狀態(tài)對(duì)TEST信號(hào)測(cè)試一次，如果有效，則結(jié)束等待狀態(tài)，繼續(xù)執(zhí)行WAIT指令后面的指令?？梢允笴PU與外部硬件同步。如使用協(xié)處理器8087時(shí)，通過(guò)該引腳和WAIT指令，可使8086與8087的操作保持同步“引腳”小結(jié)CPU引腳是系統(tǒng)總線的基本信號(hào)可以分成三類信號(hào)16位數(shù)據(jù)線：D0~D1520位地址線：A0~A19控制線：ALE、IO/M*、WR*、RD*、READYINTR、INTA*、NMI，HOLD、HLDARESET、CLK、Vcc、GND5.38086的總線時(shí)序時(shí)序（Timing）是指信號(hào)高低電平（有效或無(wú)效）變化及相互間的時(shí)間順序關(guān)系CPU時(shí)序決定系統(tǒng)各部件間的同步和定時(shí)總線時(shí)序描述CPU引腳如何實(shí)現(xiàn)總線操作什么是總線操作？5.3.1基本概念總線操作是指CPU通過(guò)總線對(duì)外的各種操作8086的總線操作主要有：存儲(chǔ)器讀、I/O讀操作存儲(chǔ)器寫、I/O寫操作中斷響應(yīng)操作總線請(qǐng)求及響應(yīng)操作CPU正在進(jìn)行內(nèi)部操作、并不進(jìn)行實(shí)際對(duì)外操作的空閑狀態(tài)Ti描述總線操作的微處理器時(shí)序有三級(jí)指令周期→總線周期

→時(shí)鐘周期任何指令的取指階段都需要存儲(chǔ)器讀總線周期，讀取的內(nèi)容是指令代碼任何一條以存儲(chǔ)單元為源操作數(shù)的指令都將引起存儲(chǔ)器讀總線周期，任何一條以存儲(chǔ)單元為目的操作數(shù)的指令都將引起存儲(chǔ)器寫總線周期只有執(zhí)行IN指令才出現(xiàn)I/O讀總線周期，執(zhí)行OUT指令才出現(xiàn)I/O寫總線周期CPU響應(yīng)可屏蔽中斷時(shí)生成中斷響應(yīng)總線周期如何實(shí)現(xiàn)同步？總線操作中如何實(shí)現(xiàn)時(shí)序同步是關(guān)鍵CPU總線周期采用同步時(shí)序：各部件都以系統(tǒng)時(shí)鐘信號(hào)為基準(zhǔn)當(dāng)相互不能配合時(shí)，快速部件（CPU）插入等待狀態(tài)等待慢速部件（I/O和存儲(chǔ)器）CPU與外設(shè)接口常采用異步時(shí)序，它們通過(guò)應(yīng)答聯(lián)絡(luò)信號(hào)實(shí)現(xiàn)同步操作5.3.2典型時(shí)序分析(最小組態(tài)的總線時(shí)序)介紹微處理器最基本的4種總線周期存儲(chǔ)器讀總線周期存儲(chǔ)器寫總線周期I/O讀總線周期I/O寫總線周期1.存儲(chǔ)器寫總線周期T4T3T2T1ALECLKA19/S6~A16/S3A15~A8AD7~AD0A15~A8A7~A0輸出數(shù)據(jù)A19~A16S6~S3READY（高電平）IO/M*WR*T1狀態(tài)——輸出20位存儲(chǔ)器地址A19~A0IO/M*輸出低電平，表示存儲(chǔ)器操作；ALE輸出正脈沖，表示復(fù)用總線輸出地址T2狀態(tài)——輸出控制信號(hào)WR*和數(shù)據(jù)D7~D0T3和Tw狀態(tài)——檢測(cè)數(shù)據(jù)傳送是否能夠完成T4狀態(tài)——完成數(shù)據(jù)傳送2.I/O寫總線周期T4T3T2T1ALECLKA19/S6~A16/S3A15~A8AD7~AD0A15~A8A7~A0輸出數(shù)據(jù)0000S6~S3READY（高電平）IO/M*WR*T1狀態(tài)——輸出16位I/O地址A15~A0IO/M*輸出高電平，表示I/O操作；ALE輸出正脈沖，表示復(fù)用總線輸出地址T2狀態(tài)——輸出控制信號(hào)WR*和數(shù)據(jù)D7~D0T3和Tw狀態(tài)——檢測(cè)數(shù)據(jù)傳送是否能夠完成T4狀態(tài)——完成數(shù)據(jù)傳送3.存儲(chǔ)器讀總線周期T4T3T2T1ALECLKA19/S6~A16/S3A15~A8AD7~AD0A15~A8A7~A0輸入數(shù)據(jù)A19~A16S6~S3READY（高電平）IO/M*RD*T1狀態(tài)——輸出20位存儲(chǔ)器地址A19~A0IO/M*輸出低電平，表示存儲(chǔ)器操作；ALE輸出正脈沖，表示復(fù)用總線輸出地址T2狀態(tài)——輸出控制信號(hào)RD*T3和Tw狀態(tài)——檢測(cè)數(shù)據(jù)傳送是否能夠完成T4狀態(tài)——前沿讀取數(shù)據(jù)，完成數(shù)據(jù)傳送4.I/O讀總線周期T4T3T2T1ALECLKA19/S6~A16/S3A15~A8AD7~AD0A15~A8A7~A0輸入數(shù)據(jù)S6~S3READY（高電平）IO/M*RD*0000T1狀態(tài)——輸出16位I/O地址A15~A0IO/M*輸出高電平，表示I/O操作；ALE輸出正脈沖，表示復(fù)用總線輸出地址T2狀態(tài)——輸出控制信號(hào)RD*T3和Tw狀態(tài)——檢測(cè)數(shù)據(jù)傳送是否能夠完成T4狀態(tài)——前沿讀取數(shù)據(jù)，完成數(shù)據(jù)傳送5.等待狀態(tài)Tw同步時(shí)序通過(guò)插入等待狀態(tài)，來(lái)使速度差別較大的兩部分保持同步在讀寫總線周期中，判斷是否插入Tw1.在T3的前沿檢測(cè)READY引腳是否有效2.如果READY無(wú)效，在T3和它T4之間插入一個(gè)等效于T3的Tw，轉(zhuǎn)13.如果READY有效，執(zhí)行完該T狀態(tài)，進(jìn)入T4狀態(tài)演示AD7~AD0A15~A8A19/S6~A16/S3+5V8086ALE8282STB系統(tǒng)總線信號(hào)A19~A16A15~A8A7~A0D7~D0IO/M*RD*WR*8282STB8282STB8286TOE*MN/MX*IO/M*RD*WR*DT/R*DEN*OE*OE*OE*5.4最小組態(tài)的總線形成（1）20位地址總線——采用3個(gè)三態(tài)透明鎖存器8282進(jìn)行鎖存和驅(qū)動(dòng)（2）8位數(shù)據(jù)總線——采用數(shù)據(jù)收發(fā)器8286進(jìn)行驅(qū)動(dòng)（3）系統(tǒng)控制信號(hào)——由8086引腳直接提供1.20位地址總線的形成采用3個(gè)8282進(jìn)行鎖存和驅(qū)動(dòng)Intel8282是三態(tài)透明鎖存器，類似有Intel82