半導體存儲器和可編程邏輯器件

電子技術2

〔數(shù)字局部〕渤海職業(yè)學院機電工程系電子教研室

編制:李仕衛(wèi)(講師)

審核:閻相環(huán)(高講)第８章半導體存儲器和可編程邏輯器件學習要點：大規(guī)模集成電路半導體存儲器ROM、EPROM、REM電路的工作原理。存儲器容量的擴展方法?？删幊蛇壿嬈骷母窘Y構和功能。第８章半導體存儲器和可編程邏輯器件８.1只讀存儲器〔ROM〕８.2隨機存取存儲器〔RAM〕８.3可編程邏輯器件〔PLD〕退出８.１只讀存儲器〔ROM〕8.1.1固定ROM8.1.2可編成ROM〔PROM〕8.1.3可擦除可編成ROM〔EPROM〕退出ROM的分類掩膜ROM：不能改寫。PROM：只能改寫一次。EPROM：可以改寫屢次。存儲器的分類RAM：在工作時既能從中讀出〔取出〕信息，又能隨時寫入〔存入〕信息，但斷電后所存信息消失。ROM：在工作時只能從中讀出信息，不能寫入信息，且斷電后其所存信息在仍能保持。8.1.1固定ROM

固定ROM所存儲的信息是由生產廠在制造芯片時采用掩模工藝固化在芯片中的，使用者只能讀取數(shù)據(jù)而不能改變芯片中數(shù)據(jù)內容。它又稱為掩模ROM。圖6-8所示為二極管掩模ROM的結構。二極管掩膜ROM的結構一、二極管掩模ROM圖中采用一個2線4線地址譯碼器將兩個地址碼A0、A1譯成四個地址W0～W3。存儲單元是由二極管組成的4×4存儲矩陣，其中1或0代碼是用二極管的有無來設置的。即當譯碼器輸出所對應的W(字線)為高時，在線上的二極管導通，將相應的D(位線)與W相連使D為1，無二極管的D為0。如圖中所存的信息為W0：0101；W1：1110；W2：0011；W3：1010掩模ROM除二極管掩模外，還有TTLROM和MOSROM等。一、二極管掩模ROM可編程ROM〔PROM，ProgrammableROM〕的根本原理如以下圖所示。這是一個簡單的16位PROM〔4×4〕，它與前一節(jié)中所討論的二極管掩模ROM相似。從圖6-9(a)中可以看到，每一個存儲單元有一個二極管和一個有效的熔斷器，即每一個存儲單元包含一個邏輯1，這是PROM在寫入程序前的狀態(tài)。8.1.2可編程ROM(PROM)可編程ROM〔PROM〕(a)編程前;(b)編程后PROM的一次性編程給實際使用帶來許多不便，在實際使用中更需要可重復編程的芯片。EPROM〔ErasablePROM〕是一種可擦寫的PROM，它采用了N溝道增強型浮柵MOS管作為存儲單元。用戶只需用個人EPROM編程器〔寫入器〕就可對EPROM編程或寫入程序。如果要對EPROM重復使用或重復編程，那么可以使用IC頂部特設的石英窗口，將紫外光〔UV〕直接照射到EPROM芯片上的窗口大約5分鐘左右，通過紫外光把所有的存儲單元設置為邏輯1來擦除EPROM，此后，可對EPROM重新寫入程序。圖6-10所示的是一個典型24引腳的EPROM存儲器芯片?？刹脸删幊蘎OM(EPROM)一、光可擦除可編程只讀存儲器ROM(EPROM)EPROM2716(a)方框圖;(b)外引線圖EPROM2732A有12根地址引腳（A0～A11）,在存儲器中可編址4096（212）個字。EPROM2732A的電源電壓為+5V，用紫外（UV）光可對其進行擦除。芯片允許輸入（CE）低電平有效。OE/VPP為讀/寫控制端。在一般的應用中，EPROM處于被讀取的狀態(tài)。在存儲器讀取過程中，用低電平激活輸出允許引腳OE/VPP，激活三態(tài)輸出緩沖器來驅動計算機系統(tǒng)的數(shù)據(jù)總線。當EPROM2732A被擦除時，所有存儲單元返回到邏輯1，通過改變已選擇存儲單元為0，可以輸入數(shù)據(jù)。當OE／VPP輸入為高電平(21V)時，2732A處于編程模式（往EPROM寫入程序）。在編程（寫入）的過程中，輸入的數(shù)據(jù)在數(shù)據(jù)輸出引腳D0～D7加入。EPROMEEPROM〔ElectricallyErasablePROM〕是電可擦除PROM，也稱作E2PROM。EEPROM可以用電的形式擦除。當把它放在電路板上時，能對其進行擦除或重新寫入程序，這對于PROM或EPROM是不可能的。另外，還可以對EEPROM芯片上的局部程序代碼進行重寫，一次1個字節(jié)。EEPROM的存儲單元有兩種結構，一種為雙層柵介質MOS管，另一種為浮柵隧道氧化層MOS管。其擦寫次數(shù)可達1萬次以上。二、電可擦除可編程只讀存儲器ROM(E2PROM)閃存與EEPROM非常相似，也可以在電路板上重寫程序。但是閃存與EEPROM的不同在于閃存是整個芯片被擦除和重寫程序。相對于EEPROM，閃存的優(yōu)點是它有一個較簡單的存儲單元，因此在單個芯片上能夠存儲更多的位。另外，閃存被擦除和重寫程序的速度遠大于EEPROM。閃存的缺點是對其進行程序重寫的電壓為12～12.75V，且不能像EEPROM那樣對其單個字節(jié)進行重寫。閃存自1988年推出以來，以其高集成度、大容量、低本錢和使用方便等特點得到了廣泛的應用。隨著存儲容量不斷加大和工作速度不斷加快，閃存將會逐漸取代磁盤等存儲器，在計算機及其它數(shù)字領域廣泛應用。三、快閃存儲器(FlashMemory)本節(jié)小結只讀存儲器在存入數(shù)據(jù)以后，不能用簡單的方法更改，即在工作時它的存儲內容是固定不變的，只能從中讀出信息，不能寫入信息，并且其所存儲的信息在斷電后仍能保持，常用于存放固定的信息。ROM由地址譯碼器和存儲體兩局部構成。地址譯碼器產生了輸入變量的全部最小項，即實現(xiàn)了對輸入變量的與運算；存儲體實現(xiàn)了有關最小項的或運算。因此，ROM實際上是由與門陣列和或門陣列構成的組合電路，利用ROM可以實現(xiàn)任何組合邏輯函數(shù)。利用ROM實現(xiàn)組合函數(shù)的步驟：〔1〕列出函數(shù)的真值表或寫出函數(shù)的最小項表達式?！?〕選擇適宜的ROM，畫出函數(shù)的陣列圖。８.2隨機存取存儲器〔RAM〕8.2.1RAM的電路結構和工作原理8.2.2RAM存儲容量的擴展方法退出8.2.1RAM的電路結構和工作原理

以下圖為由MOS管觸發(fā)器組成的存儲單元圖，其中MOS管為NMOS。V1、V2，V3、V4組成的兩個反相器交叉耦合構成根本RS觸發(fā)器作根本存儲單元；V5、V6為門控管，由行譯碼器輸出字線X控制其導通或截止；V7、V8為門控管，由列譯碼器輸出Y控制其導通或截止，也是數(shù)據(jù)存入或讀出的控制通路。一、六管靜態(tài)存儲單元電路NMOS靜態(tài)存儲單元讀/寫操作時，X=1，Y=1，V5、V6、V7、V8均導通，觸發(fā)器的狀態(tài)與位線上的數(shù)據(jù)一致。當X=0時，V5、V6截止，觸發(fā)器的輸出端與位線斷開、保持狀態(tài)不變。當Y=0時，V7、V8截止，不進行讀/寫操作。SRAM一般用于小于64KB數(shù)據(jù)存儲器的小系統(tǒng)或作為大系統(tǒng)中高速緩沖存儲器，有時還用于需要用電池作為后備電源進行數(shù)據(jù)保護的系統(tǒng)中。

二、2114靜態(tài)RAM介紹2114靜態(tài)RAM是一個通用的MOS集成靜態(tài)存儲器，它的存儲單元由六管靜態(tài)存儲單元組成，有4096個〔1024×4〕，其結構如圖A所示。以下圖是其邏輯符號及外引線圖。集成靜態(tài)存儲器2114(a)邏輯符號;(b)外引線圖圖A1024×4RAM結構圖2114RAM有10根地址線，可訪問1024(210)個字。它有常見的片選(CS)和讀/寫允許（R/W）控制輸入端。當RAM處于寫模式時，CS為低電平。R/W為低電平，這時I/O1、I／O2、I／O3和I／O4為輸入數(shù)據(jù)信號；當RAM處于讀模式時，CS為低電平,R/W為高電平，I／O1、I／O2、I／O3和I／O4為輸出數(shù)據(jù)信號。2114RAM電源電壓為+5V，采用NMOS技術，三態(tài)輸出，時間是50～450ns。當存儲器的實際字長已超過RAM芯片的字長時，需要對RAM進行位擴展?？衫貌⒙?lián)方式實現(xiàn)：用兩片2114RAM來擴展為8位字長存儲器，就是在大多數(shù)微機中所說的1KB存儲器，或者叫做1024字節(jié)〔每個字節(jié)長8位〕。將RAM的地址線、讀出線和片選信號線對應地并接在一起，而各個芯片的輸入/輸出(I/O)線作為字的各個位線，如后圖所示。RAM存儲容量的擴展方法一、位數(shù)的擴展2114RAM位擴展

字數(shù)的擴展可以通過外加譯碼器控制芯片的片選輸入端來實現(xiàn)。如右圖示，用3線8線譯碼器將8個1K×4的RAM芯片擴展成8K×4的存儲器。一、字數(shù)的擴展2114RAM字擴展８.３可編程邏輯器件〔PLD〕8.3.1PLD的根本電路結構功能與習慣表示法退出通用陣列邏輯〔GAL〕在系統(tǒng)可編程邏輯器件〔ISP-PLD〕現(xiàn)場可編程門陣列〔FPGA〕8.3.1PLD的根本電路結構功能與習慣表示法1.PLD的根本結構PLD的根本結構框圖1)連接方式PLD交叉點的連接方式(a)固定連接單元;(b)可編程連接單元；(c)斷開連接單元2.PLD的表示方法2〕邏輯門的表示方式PLD邏輯門表示方式(a)與門;(b)或門;(c)互補輸出緩沖器；(d)三態(tài)輸出緩沖器3〕PLD電路的表示法PLD編程后的電路表示法如圖6-15所示。圖中的與陣列是通過編程完成的，或陣列是固定的。它完成的邏輯功能為它們分別是同或門和異或門。圖6-15PLD陣列圖4〕PROM的PLD表示法PROM的PLD陣列圖(a)編程前;(b)編程后8.3.2通用陣列邏輯GAL

1.GAL的根本結構GAL器件的型號不多。常見的GAL器件型號如16V8和20V8的根本電路結構大致相同，只是器件引腳數(shù)和規(guī)模不同，它們都具有可編程的與陣列和固定的或陣列。另還有一類GAL，其與陣列和或陣列均可編程，如GAL39VS。現(xiàn)以GAL16V8為例進行介紹，其結構如圖(a)所示，芯片外引線如圖(b)所示。GAL16V8(a)電路結構(b)引腳排列由圖〔a〕可以看到，GAL16V8由一個32×64位的可編程與陣列、8個OLMC、10個輸入緩沖器、8個三態(tài)輸出緩沖器和8個反響/輸入緩沖器等組成。引腳2～9是輸入端，引腳12～19由三態(tài)門控制，既可以做輸出端又可以做輸入端，是一種I／O引出結構，所以最多有16個輸入、8個輸出，16V8因此得來。引腳1不參加與陣列，是專門用作時鐘輸入的端子。而引腳11那么是輸出的使能輸入端。GAL器件沒有獨立的或陣列結構，而是將各個或門放在各自的“輸出邏輯宏單元〞〔OLMC〕中。2．輸出邏輯宏單元〔OLMC〕的結構輸出邏輯宏單元OLMC一個輸出邏輯宏單元OLMC包括一個D觸發(fā)器、一個8輸入端的或門、一個異或門、四個多路選擇器和兩個輔助門。OLMC的核心局部是一個8輸入端或門和D觸發(fā)器。僅用或門可構成組合邏輯輸出，與D觸發(fā)器組合可構成時序邏輯輸出。OLMC有五種可編程的工作組態(tài)，其中三種為組合電路類型，它們是專用輸入模式、組合輸出模式和選通組合輸出模式；另外兩種為時序電路類型，即時序電路中的組合輸出模式和時序輸出模式。每個宏單元的工作組態(tài)通過預置結構控制字SYN、AC0、AC1〔n〕、AC1〔m〕和XOR〔n〕等信號去控制OLMC中的一個異或門、四個多路選擇器和兩個輔助門選擇實現(xiàn)。1.CPLD的結構1〕宏單元功能強大CPLD輸出邏輯宏單元的功能比GAL要強大得多，許多優(yōu)點都反映在其宏單元上，主要特點是：多觸發(fā)器結構、各觸發(fā)器的時鐘可以異步工作、觸發(fā)器可以異步清零和異步預置、I/O端可重復使用、或門間的與項可以共享等。在系統(tǒng)可編程邏輯器件(ISP-PLD)二、復雜可編程邏輯器件CPLD2〕I/O獨立單元為增加CPLD的靈活性，通常只有少數(shù)幾個專用輸入端〔作時鐘輸入等〕，大局部端口皆是I／O端。而系統(tǒng)輸入信號有時需要鎖存，故CPLD的I／O口常常獨立作為一個獨立單元處理。3〕高密度隨著集成工藝的開展，CPLD的集成規(guī)模越來越大，主要表達在：集成度高，10000門每片的CPLD已不鮮見；輸入、輸出端多，I／O端數(shù)最高可達256個；內含的觸發(fā)器多達772只。如此巨大的規(guī)模，完全有可能將一個數(shù)字系統(tǒng)裝在一片CPLD中，從而使制成的設備體積小、重量輕、本錢低、生產過程簡單、維修方便。2．ispLSI1016簡介圖6-19ispLSI1016(a)外引線圖;(b)組成框圖ispLSI1016(a)外引線圖;(b)組成框圖1)全局布線區(qū)GRP〔GlobalRoutingPool〕在ispLSI1016的芯片中央有一個全局布線區(qū)GRP，它由眾多的可編程E2CMOS單元組成，其任務是將所有片內邏輯聯(lián)系在一起，供設計者實現(xiàn)各種復雜的設計使用。2〕萬能邏輯塊GLB〔GenericLogicBlock〕圖6-20GLB的結構圖圖6-21GLB的結構GLB的結構3〕輸入輸出單元IOC〔InputOutputCell〕輸入輸出單元是圖6-19(b)中最外層的4個為一組的小方塊，共有32個。該單元有輸入、輸出和雙向I／O三類組態(tài)，靠控制輸出三態(tài)緩沖電路使能端的MUX來選擇。4〕輸出布線區(qū)ORP〔OutputRoutingPool〕輸出布線區(qū)是介于GLB和IOC之間的可編程互連陣列，陣列的輸入是8個GLB的32個輸出端，陣列有16個輸出端，分別與該側的16個IOC相連。通過對ORP的編程，可以將任一個GLB輸出靈活地送到16個I／O端中的任一個。5)輸入總線輸入總線是一個16位信號總線，示于圖6-19(b)中ORP與IOC之間。它可將I/O單元的輸入信號送到全局布線區(qū)，再由全局布線區(qū)送到各GLB的輸入端；或將GLB的輸出信號經I/O編程選擇，由輸入總線反響到全局布線區(qū)實現(xiàn)信號的反響。6)時鐘分配網絡CDN〔ClockDistributionNetwork〕CDN示于圖6-19(b)的右下角，其輸入信號由3個專用輸入端Y0、Y1、Y2提供，其中Y1兼有時鐘或復位的功能。其輸出有5個，其中CLK0、CLK1、CLK2提供給GLB，IOCLK0和IOCLK1提供給I／O單元，此外還可將時鐘專用GLB的4個輸出送入CDN，以建立用戶定義的內部時鐘電路?，F(xiàn)場可編程門陣列〔FPGA〕FPGA的結構示意圖一、FPGA的根本結構可編程邏輯模塊CLB是FPGA的根本邏輯單元電路，它由邏輯函數(shù)發(fā)生器、觸發(fā)器、進位邏輯、編程數(shù)據(jù)存儲單元、數(shù)據(jù)選擇器及其它控制電路組成。CLB中有3個由查找表單元形成的邏輯函數(shù)發(fā)生器，其中2個四變量輸入、1個三變量輸入，經組合后可實現(xiàn)九變量組合邏輯函數(shù)。2個邊沿D觸發(fā)器通過數(shù)據(jù)選擇器與邏輯函數(shù)發(fā)生器組合成時序邏輯電路。CLB除實現(xiàn)一般組合或時序邏輯功能外，其編程數(shù)據(jù)存儲單元還可構成2個16×1位的隨機存儲器RAM。CLB以n×n陣列形式分布在FPGA中，不同型號的FPGA陣列規(guī)模不同。二、可編程邏輯模塊CLB

IOB是FPGA的外封裝引腳與內部邏輯間的接口電路，分布在FPGA的四周。每個IOB對應一個引腳。通過編程可將引腳定義為輸入、輸出和雙向功能。三、輸入/輸出模塊IOB四、可編程連線資源IRIR分布在CLB陣列的行、列間隙中，為水平和垂直的兩層金屬線段組成的柵格狀結構。通過編程可將所用到的CLB和IOB相連，構成需要的邏輯電