基于隨機(jī)取樣技術(shù)的高速數(shù)字存儲(chǔ)示波器的實(shí)現(xiàn)

基于隨機(jī)取樣技術(shù)的高速數(shù)字存儲(chǔ)示波器的實(shí)現(xiàn)

1基于隨機(jī)取樣技術(shù)的數(shù)字采集系統(tǒng)基于隨機(jī)取樣技術(shù)的數(shù)字采集系統(tǒng)具有相同的采樣率和時(shí)分辨率。與相同速度的實(shí)時(shí)采樣系統(tǒng)相比，單帶寬度指數(shù)低，但實(shí)現(xiàn)成本低。因此,基于隨機(jī)取樣技術(shù)的數(shù)字采集系統(tǒng)對(duì)低端數(shù)字存儲(chǔ)示波器的產(chǎn)品化和產(chǎn)業(yè)化具有很大的吸引力。目前國(guó)內(nèi)的數(shù)字存儲(chǔ)示波器的研制和生產(chǎn)尚處于起步階段,基于隨機(jī)取樣技術(shù)的數(shù)字存儲(chǔ)示波器在一段時(shí)期內(nèi)將成為低端數(shù)字存儲(chǔ)示波器的主流產(chǎn)品。系統(tǒng)采用高速大規(guī)模FPGA芯片實(shí)現(xiàn)100MS/ps的高速數(shù)據(jù)采集控制和存儲(chǔ)、垂直通道量程控制、顯示控制、時(shí)間擴(kuò)展控制以及DSP的外圍電路。由于高速大規(guī)模FPGA芯片的應(yīng)用使系統(tǒng)結(jié)構(gòu)大大簡(jiǎn)化,提高了整機(jī)的可靠性,同時(shí)降低實(shí)現(xiàn)成本。2系統(tǒng)總體結(jié)構(gòu)的設(shè)計(jì)數(shù)字存儲(chǔ)示波器的一個(gè)顯著的特點(diǎn)就是能夠?qū)Σ杉瘮?shù)據(jù)進(jìn)行幅度、頻率等各種時(shí)域參數(shù)實(shí)時(shí)運(yùn)算,并且,采集的波形數(shù)據(jù)在LCD上顯示更新速率越高,波形再現(xiàn)的實(shí)時(shí)性就越好。采用一般的微處理器對(duì)波形數(shù)據(jù)進(jìn)行處理、顯示,就很難達(dá)到理想的波形更新速率。所以,本系統(tǒng)采用DSP+FPGA結(jié)構(gòu):充分的利用DSP強(qiáng)大數(shù)據(jù)處理能力以及FPGA電路設(shè)計(jì)靈活、硬件資源豐富的特點(diǎn),使總體結(jié)構(gòu)簡(jiǎn)潔、高效和可靠。系統(tǒng)總體方框圖如圖1所示:由圖可見,系統(tǒng)采用兩片F(xiàn)PGA加一片DSP芯片結(jié)構(gòu)。其中的一片F(xiàn)PGA實(shí)現(xiàn)數(shù)據(jù)采集控制,另一片實(shí)現(xiàn)LCD的顯示控制和數(shù)據(jù)同步等功能。DSP讀取、處理采集的數(shù)據(jù)后,將處理結(jié)果存入SRAM3中。兩片存儲(chǔ)器SRAM1和SRAM2則在顯示控制電路的協(xié)調(diào)下輪流讀取SRAM3中顯示的數(shù)據(jù),并來回切換,將顯示數(shù)據(jù)送LCD顯示。FLASH用于存儲(chǔ)DSP的程序代碼、字庫(kù)和需要保存的波形數(shù)據(jù)等。為了提高鍵盤響應(yīng)速度,單獨(dú)采用一片八位MCU進(jìn)行鍵語分析,并將對(duì)應(yīng)的鍵碼通過串口傳送至DSP,由DSP完成相應(yīng)的處理。2.1帶寬及熱控制器系統(tǒng)采用雙路100MS/ps分相采集、存儲(chǔ)合成一路200MS/ps高速采樣的實(shí)現(xiàn)方案,使系統(tǒng)的實(shí)時(shí)帶寬達(dá)到40MHz,在不增加任何硬件成本的條件下將單次帶寬指標(biāo)提高一倍。同時(shí),采用較低速度的器件實(shí)現(xiàn)高速數(shù)據(jù)采集,不僅減小電路實(shí)現(xiàn)難度,還提高系統(tǒng)工作的可靠性。具體實(shí)現(xiàn)是將100MHz采樣時(shí)鐘通過低抖動(dòng)比較器,比較器的正、反相輸出分別作為兩路ADC的采樣時(shí)鐘,此時(shí)兩路ADC的模擬輸入為同一信號(hào)。將采集的數(shù)據(jù)分別存入兩個(gè)FIFO中,FIFO的寫時(shí)鐘就是對(duì)應(yīng)的采樣時(shí)鐘,通過軟件處理可以方便地完成兩路數(shù)據(jù)的拼接,實(shí)現(xiàn)一路200MS/ps實(shí)時(shí)采樣。2.2數(shù)據(jù)采集和顯示過程數(shù)據(jù)的存儲(chǔ)采用異步FIFO,由讀、寫時(shí)鐘分別進(jìn)行控制;預(yù)觸發(fā)功能通過預(yù)觸發(fā)計(jì)數(shù)器實(shí)現(xiàn)。該單元電路在FPGA中實(shí)現(xiàn),其工作原理如下:CPU啟動(dòng)數(shù)據(jù)采集過程,FIFO寫使能(WEN)有效,FIFO寫時(shí)鐘與ADC采樣時(shí)鐘同步,ADC產(chǎn)生的采樣數(shù)據(jù)寫入FIFO。同時(shí),CPU啟動(dòng)預(yù)觸發(fā)計(jì)數(shù)器,直到預(yù)觸發(fā)計(jì)數(shù)器計(jì)數(shù)值達(dá)到預(yù)置的觸發(fā)深度值。這段時(shí)間內(nèi),觸發(fā)電路處于被抑制的狀態(tài)。當(dāng)FIFO中寫入數(shù)據(jù)深度等于預(yù)觸發(fā)深度值,而觸發(fā)信號(hào)還沒有到來時(shí)使FIFO的讀使能(REN)有效,此時(shí),FIFO的讀寫時(shí)鐘同步(RCLK=WCLK),FIFO中寫入一個(gè)最新數(shù)據(jù)就拋棄一個(gè)最老的數(shù)據(jù),始終保持FIFO內(nèi)的數(shù)據(jù)個(gè)數(shù)等于預(yù)觸發(fā)深度值(No),此時(shí)的FIFO處于“流水狀態(tài)”,其中存放的數(shù)據(jù)總是最新的采樣數(shù)據(jù)。一旦觸發(fā)脈沖到來,程序控制使FIFO讀使能(REN)無效,此時(shí)FIFO數(shù)據(jù)只進(jìn)不出,直到寫滿為止。FIFO寫滿后,系統(tǒng)進(jìn)入數(shù)據(jù)處理和顯示進(jìn)程,此時(shí),程序控制讀使能有效,由CPU來讀取FIFO中的數(shù)據(jù)并進(jìn)行處理,FIFO只讀不寫,直至FIFO中數(shù)據(jù)被全部讀取,FIFO的“空”狀態(tài)信號(hào)(EF)變?yōu)橛行?當(dāng)程序完成數(shù)據(jù)處理并送至顯示存儲(chǔ)器,由FPGA中的顯示控制電路將顯示存儲(chǔ)器中的數(shù)據(jù)導(dǎo)入LCD進(jìn)行顯示。這一過程完成標(biāo)志著一次采樣的結(jié)束,系統(tǒng)進(jìn)入新一次的數(shù)據(jù)采集過程。預(yù)觸發(fā)及FIFO的讀寫控制原理圖如下:3計(jì)數(shù)質(zhì)量脈沖線的確定時(shí)間擴(kuò)展單元的作用是將觸發(fā)和采樣之間的微小時(shí)間間隔進(jìn)行線性放大,形成計(jì)數(shù)閘門信號(hào),在計(jì)數(shù)閘門打開期間,對(duì)100MHz標(biāo)準(zhǔn)脈沖計(jì)數(shù),并根據(jù)計(jì)數(shù)值計(jì)算出觸發(fā)和采樣脈沖之間的時(shí)間間隔,從而確定一組樣品點(diǎn)在時(shí)間軸上的擺放位置。本系統(tǒng)的最小時(shí)基檔位為5nS/div,因此,對(duì)應(yīng)的時(shí)間測(cè)量分辨率是100ps。3.1a點(diǎn)電容a點(diǎn)放電時(shí)間擴(kuò)展單元的實(shí)現(xiàn)電路有很多種,圖3為一種時(shí)間擴(kuò)展電路的簡(jiǎn)化原理圖。在被測(cè)時(shí)間脈沖t(代表觸發(fā)脈沖前沿與采樣脈沖前沿的時(shí)間間隔)出現(xiàn)期間,電流開關(guān)S由常斷位置“1”切換到接通位置“2”,恒流源I1-I2對(duì)電容C線性放電,A點(diǎn)電平由起始電平V1+VD1下降了Vp電壓值;當(dāng)時(shí)間脈沖t消失后,S又恢復(fù)到位置“1”,切斷I1,僅由恒流源I2對(duì)電容C線性充電,A點(diǎn)電平再回復(fù)到原起始電平。顯然Q放=Q充。Vp=(I1-I2)t/C=I2T/C(1)即:T=(I1-I2)t/I2=Kt(2)上式中K=(I1-I2)/I2為時(shí)間擴(kuò)展倍率。在T期間對(duì)時(shí)鐘T0計(jì)數(shù),若其計(jì)數(shù)值為N,即Kt=T=NT0。3.2不穩(wěn)定區(qū)域內(nèi)vh擴(kuò)展時(shí)間時(shí)間擴(kuò)展器的主要誤差來源包括:充放電起點(diǎn)和終點(diǎn)的非線性誤差,擴(kuò)展倍率K的刻度誤差,比較電平的漂移誤差,計(jì)數(shù)器量化誤差。其中,起點(diǎn)和終點(diǎn)的非線性誤差對(duì)波形的重建影響較大。理論上C通過I1、I2進(jìn)行恒流線性充放電。但事實(shí)上,在I1放電的起點(diǎn)和I2充電的終點(diǎn)附近,D1要經(jīng)歷由導(dǎo)通到截止或由截止到導(dǎo)通的過程,此時(shí)D1具有非線性的伏安特性。因此,充放電電流分別為I1-iD和I2-iD,它們不為恒流充放電,使起點(diǎn)和終點(diǎn)附近電容C的充放電曲線呈現(xiàn)非線性。由于I2<<I1,因此這種影響對(duì)終點(diǎn)比起點(diǎn)嚴(yán)重。如圖4所示。尤其當(dāng)t值很小時(shí),當(dāng)放電深度Vp<VD1時(shí),將帶來嚴(yán)重的非線性誤差。為了避免非線性,應(yīng)盡量避免測(cè)量很小的t,但由于隨機(jī)采樣的觸發(fā)和采樣之間的隨機(jī)性,不可避免會(huì)出現(xiàn)很小的時(shí)間間隔。為了解決這一矛盾,采用在t的基礎(chǔ)上加入一個(gè)固定的時(shí)間間隔T0,同時(shí)使比較電平VH比V1低,如圖4所示。對(duì)應(yīng)的VH擴(kuò)展時(shí)間TH由(1)式求得?？鄢齌H后的有效擴(kuò)展時(shí)間為:T′=T-TH=C(Vp-VH)/I2(3)由于觸發(fā)電平漂移引入的誤差:△T′=?CI2△VHT0T0=?△VHVsT0(4)△Τ′=-CΙ2△VΗΤ0Τ0=-△VΗVsΤ0(4)式中Vs=I2CT0Vs=Ι2CΤ0,為在T0內(nèi)I2對(duì)C的充電電壓?？紤]K的變化,觸發(fā)電平漂移以及的量化誤差等,則誤差的表達(dá)式為:△Nx=±[(N1?N2±2)γk+2|△VH|Vs](5)△Νx=±[(Ν1-Ν2±2)γk+2|△VΗ|Vs](5)式中γk為K值變化引起的誤差。3.3時(shí)間擴(kuò)展器的校正為了消除K值的變化、比較電平的漂移帶來的誤差,引入校正技術(shù):通過三次測(cè)量,即先測(cè)T0和2T0的值,再測(cè)tx+T0值進(jìn)行計(jì)算處理。(1)當(dāng)t=t0時(shí)，擴(kuò)展如下NsT0=KT0-TH,計(jì)數(shù)值Ns=(KT0-TH)/T0(6)(2)當(dāng)t.2t0時(shí)，擴(kuò)展如下NrT0=2KT0-TH計(jì)數(shù)值Nr=(2KT0-TH)/T0(7)(3)擴(kuò)展器校正到了6.NxT0=K(tx+T0)-TH計(jì)數(shù)值Nx=[(K(tx+T0)-TH]/T0(8)將式(7)減去式(6),得K=Nr-Ns將式(8)減去式(6),得,并將上面的K值帶入,得:tx=Nx?NsNr?NsT0(9)tx=Νx-ΝsΝr-ΝsΤ0(9)由上式可見,通過對(duì)擴(kuò)展器的校正,完全消除了恒流源和比較電平的變化對(duì)測(cè)量結(jié)果的影響。以上電路可以方便地在FPGA中實(shí)現(xiàn)。4各等效采樣率的確定上述方案已實(shí)際應(yīng)用到電子科技大學(xué)