高速低功耗雙尾比較器的設(shè)計(jì)

高速低功耗雙尾比較器的設(shè)計(jì)任志德淳5春生【摘要】Inordertooptimizethespeedandpowerofcomparator,anewdoubletailcomparatorhasbeenproposedbasedonanexistingone.Weincreasethespeedofthecomparatorbyadditionalpositivefeedbackpathofcross-cou-pling.Butthenumberofbranchesofthepowertothegroundthenumberofdevicesinthecircuitarereducedtosavepowerconsumption.Simulationresultsshowthatthemaximumoperatingfrequencycanbeprocessedfromtheoriginal1.7GHzto2.5GHz.Thepowerconsumptioncanbesavedsignificantlywiththeincreasingoperatingfre-quency.Whentheoperatingfrequencyisat1.7GHz,theconsumptioncansaveon41.45%,andpowerdelayproductcanincrease62.33%.Theproposedtwo-tailedcomparatorismoresuitableforhigh-speed,low-poweranalog-to-digi-talconversioncircuit.%針對(duì)比較器速度和功耗兩大指標(biāo)的優(yōu)化，對(duì)一款新提出的雙尾比較器進(jìn)行了改善和提高。通過增加交叉耦合式的正反饋通路提高了比較器速度，以減少電源到地的支路條數(shù)和電路中器件個(gè)數(shù)來降低功耗。仿真證明，其所能處理的最大輸入信號(hào)頻率從原來的1.7GHz提高到了2.5GHz。隨工作頻率的逐漸升高，其節(jié)省的功耗也越來越大。當(dāng)工作頻率為1.7GHz時(shí)，可節(jié)省43.94%的功耗，且功耗延時(shí)積提高63.7%。此款雙尾比較器更適用于高速、低功耗的模數(shù)轉(zhuǎn)換電路之中?！酒诳Q】《電子器件》【年(卷)，期】2015(000)006【總頁數(shù)】4頁(P1312-1315)【關(guān)鍵詞】模擬電路設(shè)計(jì);雙尾比較器;優(yōu)化設(shè)計(jì);高速;低功耗【作者】任志德淳5春生【作者單位】北京工業(yè)大學(xué)電子信息與控制工程學(xué)院，北京100124;北京工業(yè)大學(xué)電子信息與控制工程學(xué)院，北京100124【正文語種】中文【中圖分類】TN402隨著人們對(duì)便攜式電子器件需求的不斷增加，對(duì)器件的功耗、工作電壓、響應(yīng)速度等性能的要求也越來越嚴(yán)格。器件能工作在低壓的優(yōu)勢在于電池的面積和重量均可相對(duì)減小，低功耗可延長工作在高頻的電池壽命等［1-2］。模數(shù)轉(zhuǎn)換器是大多數(shù)電子器件中不可或缺的電路模塊，比較器卻是應(yīng)用在模數(shù)轉(zhuǎn)換器中最基本的一個(gè)子模塊。比較器的速度、延時(shí)、功耗等性能在一定程度上也制約著整個(gè)電子器件的性能。比較器是將模擬信號(hào)轉(zhuǎn)換成數(shù)字信號(hào)的關(guān)鍵模塊，它將一個(gè)模擬電壓信號(hào)與一個(gè)基準(zhǔn)電壓相比較，當(dāng)輸入電壓大于基準(zhǔn)電壓時(shí)，對(duì)應(yīng)輸出二進(jìn)制數(shù)字信號(hào)1,反之輸出數(shù)字0。并且當(dāng)輸入電壓的差值增大或者減小時(shí)，其輸出電壓的差值保持恒定不變。由于電路結(jié)構(gòu)的復(fù)雜以及MOS器件的不匹配和延時(shí)的存在導(dǎo)致了比較器的速度、功耗等重要指標(biāo)面臨著巨大挑戰(zhàn)。此外，隨著芯片幾何尺寸的逐漸減小，低壓操作也顯得至關(guān)重要。然而帶有雙尾結(jié)構(gòu)的比較器恰能解決以上問題，它在低壓應(yīng)用中具有更好的綜合性能。1雙尾比較器對(duì)于一個(gè)實(shí)際的比較器來說，很難實(shí)現(xiàn)滿幅輸入輸出的軌到軌操作，但可利用電容對(duì)輸入進(jìn)行簡單的去耦來實(shí)現(xiàn)軌到軌操作［3］，但這種方法不僅增加了生產(chǎn)成本，而且由于其C-V特性中體現(xiàn)出了很強(qiáng)的非線性和很大的噪聲干擾，因此這種方法并沒有得到廣泛應(yīng)用［4］。圖1是一個(gè)高速低功耗的雙尾比較器［5］,這種設(shè)計(jì)結(jié)構(gòu)避免了基于電容的輸入網(wǎng)絡(luò)，且既能提高電路的驅(qū)動(dòng)能力（提高了電流），又能提高鎖存器的再生速度［6］。為獲得更大的鎖存器再生速度，將兩個(gè)控制晶體管T9和T10以交叉耦合的方式分別并聯(lián)在了T8和T11的兩邊。當(dāng)時(shí)鐘為低電平（Clock=0）時(shí)，比較器處于復(fù)位模式，晶體管T1和T16均處于截止?fàn)顟B(tài)以避免產(chǎn)生靜態(tài)功耗，此時(shí)T8和T11導(dǎo)通，可將節(jié)點(diǎn)N1、N2迅速拉升至電源電壓Vdd，因此T9和T10也處于截止?fàn)顟B(tài)。對(duì)于晶體管T4和T7,其柵端電壓均為Vdd，因此都處于導(dǎo)通狀態(tài)，進(jìn)而將兩個(gè)輸出端（T4和T7的漏端）拉低至Vss。當(dāng)時(shí)鐘為高電平（Clock=1）時(shí)，比較器處于再生模式，此時(shí)T1和T16均處于導(dǎo)通狀態(tài)，但在時(shí)鐘變?yōu)楦唠娖降乃查g，節(jié)點(diǎn)N1、N2仍為高電平Vdd，因此在此瞬間T8、T9、T10、T11、T14、T15均截止，此后，節(jié)點(diǎn)N1、N2的電壓會(huì)隨Vin和Vref的不同而有不同程度的下降。如果Vref大于Vin，則節(jié)點(diǎn)N1的電壓值下降的要比節(jié)點(diǎn)N2快，因?yàn)門15提供的電流要比T14的大，導(dǎo)致節(jié)點(diǎn)N1被拉低的速度更快一些。反之亦然!晶體管T17~T24組成一個(gè)SR鎖存器，為比較電路提供穩(wěn)定性。前一級(jí)的輸出作為SR鎖存器的輸入，Vout1與Vout2是比較器最終的兩個(gè)輸出端。圖1傳統(tǒng)雙尾比較器結(jié)構(gòu)圖雖然此款雙尾比較器在低壓操作中擁有較好的綜合性能，但對(duì)其電路結(jié)構(gòu)還可做進(jìn)—步簡化和改善，在速度和功耗等指標(biāo)上仍有不小的提升空間。2改進(jìn)的雙尾比較器電路的改進(jìn)思路主要是通過增加交叉耦合式的正反饋通路提高比較器的速度，通過減少電源到地的支路條數(shù)和電路中器件的個(gè)數(shù)來降低功耗。圖中主要由一個(gè)CMOS鎖存電路和一個(gè)SR鎖存電路構(gòu)成。其中CMOS鎖存電路由晶體管T1~T12構(gòu)成，SR鎖存電路由晶體管T13~T20構(gòu)成。晶體管T1和T12是鎖存電路的延伸雙尾。CMOS鎖存電路用來分辨哪一個(gè)輸入信號(hào)較大，并對(duì)輸入的信號(hào)差值進(jìn)行放大［7］。當(dāng)Clock1為低電平時(shí)，T1和T12導(dǎo)通，當(dāng)其為高電平時(shí)（復(fù)位模式）晶體管T1和T12關(guān)斷。由于這種拓?fù)浣Y(jié)構(gòu)具有較少的MOS管層疊堆積，因此與以往其他的動(dòng)態(tài)比較器相比，其具有更低的操作電壓［5-7］。而對(duì)于圖2的雙尾比較器，當(dāng)Clock1為高電平時(shí)，復(fù)位階段被激活，這意味著T1和T12都關(guān)閉，避免了靜態(tài)功耗的產(chǎn)生。而Clock2作為采樣開關(guān)被放置在比較器的輸入之前，并具有兩倍的輸入信號(hào)頻率。在再生階段，這些開關(guān)均導(dǎo)通，電路的其余輸入斷開［8］。晶體管T8~T11形成NMOS再生電路。T3和T4是PMOS開關(guān)，T8和T11是NMOS開關(guān)，影響切換時(shí)間，可以大大提高比較器響應(yīng)速度［9-10］。晶體管T13~T20構(gòu)成一個(gè)SR鎖存器，充當(dāng)一個(gè)存儲(chǔ)器，在一個(gè)時(shí)鐘周期內(nèi)可保持輸出數(shù)值不變。此SR鎖存器作為模擬輸入和數(shù)字輸出的銜接部分，為比較電路提供了較好的穩(wěn)定性。圖2改進(jìn)的雙尾比較器結(jié)構(gòu)圖3仿真與對(duì)比采用Microwind3.1工具90nm工藝技術(shù)在不同的輸入信號(hào)頻率下對(duì)此雙尾比較器進(jìn)行了仿真，滿幅電壓為1.2V，軌到軌輸入擺幅為0~1.2V,取Vref=0.6V。仿真時(shí)長設(shè)定為10ns，對(duì)于每一個(gè)不同頻率的輸入信號(hào)而言，圖1中的采樣時(shí)鐘Clock和圖2中的Clock2的頻率均是輸入信號(hào)的2倍，以此來保證電路的正常采樣。通過仿真可知，該雙尾比較器較適合的工作頻率范圍為175MHz~2.5GHz。其輸入信號(hào)帶寬可達(dá)2.3GHz，而之前的傳統(tǒng)雙尾比較器的輸入信號(hào)帶寬一般為1.7GHz左右。當(dāng)比較器工作在0~200MHz內(nèi)時(shí)，傳統(tǒng)比較器的功耗以及功耗延時(shí)積稍優(yōu)于本設(shè)計(jì)［11］。但當(dāng)輸入信號(hào)大于200MHz以后，本設(shè)計(jì)體現(xiàn)出了明顯優(yōu)勢。首先對(duì)于功耗的比較，當(dāng)輸入信號(hào)頻率小于350MHz時(shí)，傳統(tǒng)比較器的功耗要優(yōu)于本設(shè)計(jì)，當(dāng)大于350MHz時(shí)，本設(shè)計(jì)功耗明顯優(yōu)于傳統(tǒng)比較器。且隨著工作頻率的增加，其節(jié)省的功耗也越來越大。具體比較如表1所示。表1改進(jìn)前后功耗對(duì)比頻率提高百分比12525050010001500170020002500功耗/ijW傳統(tǒng)雙尾比較器14.9330.3356.99112.00159.98178.40NANA本文NAT34.7145.5169.1791.30100.01121.00152.45NA-14.44%20.14%30.24%42.93%43.94%NANA然而功耗并不是衡量比較器電路好壞的唯一因素，我們對(duì)其延時(shí)和功耗延時(shí)積(PDP)也做了進(jìn)一步的仿真和計(jì)算，其中功耗延時(shí)積是數(shù)字電子中衡量電路性能好壞的一個(gè)重要品質(zhì)因數(shù)［12］。圖3是輸入信號(hào)頻率在1GHz時(shí)的仿真圖，在此頻率下，每個(gè)開關(guān)管的平均延時(shí)是91.2ps，功耗為69.17pW，電路中共有18個(gè)晶體管，因此電路的功耗延時(shí)積(PDP)為35.05X10-17J。比傳統(tǒng)比較器提高了約53.25%的PDP性能。圖3輸入信號(hào)為1GHz時(shí)的仿真結(jié)果不同輸入信號(hào)頻率下的PDP的比較如表2所示。表2改進(jìn)前后延時(shí)與PDP對(duì)比表頻率/MHz12525050010001500170020002500傳統(tǒng)雙尾比較器平均延時(shí)/ps122.0121.5121.5120.5120.5120.5NANAPDP/10-17J91.0490.9077.9374.9874.6271.90NANA本文平均延時(shí)/psNA109.0100.191.287.485.581.582.5PDP/10-17JNA77.5558.0234.9828.526.1027.0126.02PDP提高百分比NA14.6925.5553.2562.4163.70NANA從175MHz增至200MHz期間，傳統(tǒng)比較器有較好的功耗延時(shí)積，在200MHz時(shí)改進(jìn)的比較器和傳統(tǒng)的比較器的PDP均約為100X10-17J。當(dāng)輸入信號(hào)頻率大于200MHz以后，本設(shè)計(jì)的PDP開始呈現(xiàn)明顯優(yōu)勢，傳統(tǒng)雙尾比較器的最高工作頻率約為1.7GHz，而改進(jìn)后的雙尾比較器最高工作頻率可達(dá)2.5GHz。4結(jié)束語當(dāng)該款雙尾比較器工作在高頻段時(shí)，速度、功耗、PDP等性能方面均有明顯改善。其擁有2.3GHz的輸入信號(hào)帶寬，最高輸入信號(hào)頻率可達(dá)2.5GHz，最多可節(jié)省43.94%的功耗和63.7%的PDP性能。但當(dāng)其工作在低頻段時(shí)，其性能沒有體現(xiàn)明顯優(yōu)勢，這也是本設(shè)計(jì)的缺點(diǎn)所在，這有待于我們今后進(jìn)一步研究和探索。綜上所述，本設(shè)計(jì)更適用于高速、低功耗的模數(shù)轉(zhuǎn)換電路之中。任志德（1987-），男，漢族，遼寧省鐵嶺市，北京工業(yè)大學(xué)碩士研究生，研究方向?yàn)槟M集成電路設(shè)計(jì)， ；郭春生（1980-），男，副教授，碩導(dǎo)，于北京工業(yè)大學(xué)工作，主要從事半導(dǎo)體器件結(jié)溫實(shí)時(shí)測量及結(jié)溫控制、加速壽命試驗(yàn)、失效分析等可靠性研究，【相關(guān)文獻(xiàn)】[1]PelusoV,VancorenlandP,MarquesAM.A900mVLow-PowerXAA/DConverterwith77dBDynamicRange[J].IEEEJournalofSolid-StateCircuits,1998,33:18871897.[2]RohH,ChoiY,RohJ.A89dBDR457W20kHzBandwidthDelta-SigmaModulatorwithGain-BoostingOTAs[J].AnalogIntegratedCircuitsandSignalsProcessing,2010,64:173-182.[3]WuJ.T,WooleyBA.A100MHzPipelinedCMOSComparator[J].IEEEJournalSolid-StateCircuits,1988,23(6):1379-1386.[4]RivoirR,MalobertiF.A1mVResolution,10MS/sRail-to-RailComparatorin0.5pmLow-VoltageCMOSDigitalProcess[C]//IEEEInternationalSymposiumonCircuitsandSystems,1997:461-464.[5]Babayan-MashhadiS,RezaLotfi.AnalysisandDesignofaLow-VoltageLow-PowerDouble-TailComparator[J].IEEETransac-tionsonVeryLargeScaleIntegrationSystems,2013,22(22):343-352[6]KhosrovDS.ANewOffsetCancelledLatchComparatorforHigh-Speed,Low-PowerADCs[C]//IEEEAsiaPacificConferenceonCircuitsandSystems,2010:13-16.[7]WangRiyan,LiKaihang,ZhangJianqin.AHigh-SpeedHigh-Res-olutionLatchComparatorforPipelineAnalog-to-DigitalConvert-ers[C]//IEEEInternationalWorkshop,2007:28-31.[8]FigueiredoPM,VitalJC.LowKickbackNoiseTechniquesforCMOSLatchedComparators[C]//InternationalSymposiumonCir-cuitsandSystems,2004(1):537-540.[9]LeH