FPGA設(shè)計的經(jīng)驗技巧-1

FPGA設(shè)計的經(jīng)驗技巧在學(xué)習(xí)一門技術(shù)之前我們往往從它的編程語言入手，比如學(xué)習(xí)單片機(jī)時，我們往往從匯編或者C語言入門。所以不少開始接觸FPGA的開發(fā)人員，往往是從VHDL或者Verilog開始入手學(xué)習(xí)的。但我個人認(rèn)為，若能先結(jié)合《數(shù)字電路基礎(chǔ)》系統(tǒng)學(xué)習(xí)各種74系列邏輯電路，深刻理解邏輯功能，對于學(xué)習(xí)HDL語言大有裨益，往往會起到事半功倍的效果。當(dāng)然，任何編程語言的學(xué)習(xí)都不是一朝一夕的事，經(jīng)驗技巧的積累都是在點滴中完成，F(xiàn)PGA設(shè)計也無例外。下面就以我的切身體會，談?wù)凢PGA設(shè)計的經(jīng)驗技巧。我們先談一下FPGA基本知識：1.硬件設(shè)計基本原則FPGA（Field-ProgrammableGateArray），即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。速度與面積平衡和互換原則：一個設(shè)計如果時序余量較大，所能跑的頻率遠(yuǎn)高于設(shè)計要求，能可以通過模塊復(fù)用來減少整個設(shè)計消耗的芯片面積，這就是用速度優(yōu)勢換面積的節(jié)約;反之，如果一個設(shè)計的時序要求很高，普通方法達(dá)不到設(shè)計頻率，那么可以通過數(shù)據(jù)流串并轉(zhuǎn)換，并行復(fù)制多個操作模塊，對整個設(shè)計采用“乒乓操作”和“串并轉(zhuǎn)換”的思想進(jìn)行處理，在芯片輸出模塊處再對數(shù)據(jù)進(jìn)行“并串轉(zhuǎn)換”。從而實現(xiàn)了用面積復(fù)制換取速度的提高。硬件原則：理解HDL本質(zhì)。系統(tǒng)原則：整體把握。同步設(shè)計原則：設(shè)計時序穩(wěn)定的基本原則。2.Verilog作為一種HDL語言，對系統(tǒng)行為的建模方式是分層次的比較重要的層次有系統(tǒng)級、算法級、寄存器傳輸級、邏輯級、門級、電路開關(guān)級。3.實際工作中，除了描述仿真測試激勵時使用for循環(huán)語句外，極少在RTL級編碼中使用for循環(huán)這是因為for循環(huán)會被綜合器展開為所有變量情況的執(zhí)行語句，每個變量獨立占用寄存器資源，不能有效的復(fù)用硬件邏輯資源，造成巨大的浪費。一般常用case語句代替。

4.if…else…和case在嵌套描述時是有很大區(qū)別的if…else…是有優(yōu)先級的，一般來說，第一個if的優(yōu)先級最高，最后一個else的優(yōu)先級最低。而case語句是平行語句，它是沒有優(yōu)先級的，而建立優(yōu)先級結(jié)構(gòu)需要耗費大量的邏輯資源，所以能用case的地方就不要用if…else…語句。補充：1.也可以用if…;if…;if…;描述不帶優(yōu)先級的“平行”語句。5.FPGA一般觸發(fā)器資源比較豐富，而CPLD組合邏輯資源更豐富6.FPGA和CPLD的組成FPGA基本有可編程I/O單元、基本可編程邏輯單元、嵌入式塊RAM、豐富的布線資源、底層嵌入功能單元和內(nèi)嵌專用硬核等6部分組成。

CPLD的結(jié)構(gòu)相對比較簡單，主要由可編程I/O單元、基本邏輯單元、布線池和其他輔助功能模塊組成。7.BlockRAM3種塊RAM結(jié)構(gòu)，M512RAM（512bit）、M4KRAM（4Kbit）、M-RAM（64Kbit）。M512RAM：適合做一些小的Buffer、FIFO、DPRAM、SPRAM、ROM等;M4KRAM：適用于一般的需求;M-RAM：適合做大塊數(shù)據(jù)的緩沖區(qū)。

Xlinx和LatTIceFPGA的LUT可以靈活配置成小的RAM、ROM、FIFO等存儲結(jié)構(gòu)，這種技術(shù)被稱為分布式RAM。

補充：但是在一般的設(shè)計中，不提倡用FPGA/CPLD的片內(nèi)資源配置成大量的存儲器，這是處于成本的考慮。所以盡量采用外接存儲器。8.善用芯片內(nèi)部的PLL或DLL資源完成時鐘的分頻、倍頻率、移相等操作不僅簡化了設(shè)計，并且能有效地提高系統(tǒng)的精度和工作穩(wěn)定性。9.異步電路和同步時序電路的區(qū)別異步電路：電路核心邏輯有用組合電路實現(xiàn)；異步時序電路的最大缺點是容易產(chǎn)生毛刺；不利于器件移植；不利于靜態(tài)時序分析（STA）、驗證設(shè)計時序性能。同步時序電路：電路核心邏輯是用各種觸發(fā)器實現(xiàn)；電路主要信號、輸出信號等都是在某個時鐘沿驅(qū)動觸發(fā)器產(chǎn)生的；同步時序電路可以很好的避免毛刺；利于器件移植；利于靜態(tài)時序分析（STA）、驗證設(shè)計時序性能。

10.同步設(shè)計中，穩(wěn)定可靠的數(shù)據(jù)采樣必須遵從以下兩個基本原則：（1）在有效時鐘沿到達(dá)前，數(shù)據(jù)輸入至少已經(jīng)穩(wěn)定了采樣寄存器的Setup時間之久，這條原則簡稱滿足Setup時間原則;

（2）在有效時鐘沿到達(dá)后，數(shù)據(jù)輸入至少還將穩(wěn)定保持采樣寄存器的Hold時鐘之久，這條原則簡稱滿足Hold時間原則。

11.同步時序設(shè)計注意事項異步時鐘域的數(shù)據(jù)轉(zhuǎn)換。組合邏輯電路的設(shè)計方法。同步時序電路的時鐘設(shè)計。

同步時序電路的延遲。同步時序電路的延遲最常用的設(shè)計方法是用分頻或者倍頻的時鐘或者同步計數(shù)器完成所需的延遲，對比較大的和特殊定時要求的延時，一般用高速時鐘產(chǎn)生一個計數(shù)器，根據(jù)計數(shù)產(chǎn)生延遲;對于比較小的延遲，可以用D觸發(fā)器打一下，這樣不僅可以使信號延時了一個時鐘周期，而且完成了信號與時鐘的初次同步。在輸入信號采樣和增加時序約束余量中使用。

另外，還有用行為級方法描述延遲，如“#5a《=4’0101;”這種常用于仿真測試激勵，但是在電路綜合時會被忽略，并不能起到延遲作用。Verilog定義的reg型，不一定綜合成寄存器。在Verilog代碼中最常用的兩種數(shù)據(jù)類型是wire和reg型，一般來說，wire型指定的數(shù)據(jù)和網(wǎng)線通過組合邏輯實現(xiàn)，而reg型指定的數(shù)據(jù)不一定就是用寄存器實現(xiàn)。12.常用設(shè)計思想與技巧（1）乒乓操作；（2）串并轉(zhuǎn)換；（3）流水線操作；（4）異步時鐘域數(shù)據(jù)同步。是指如何在兩個時鐘不同步的數(shù)據(jù)域之間可靠地進(jìn)行數(shù)據(jù)交換的問題。數(shù)據(jù)時鐘域不同步主要有兩種情況：

①兩個域的時鐘頻率相同，但是相差不固定，或者相差固定但是不可測，簡稱為同頻異相問題。②兩個時鐘頻率根本不同，簡稱異頻問題。

兩種不推薦的異步時鐘域操作方法：一種是通過增加Buffer或者其他門延時來調(diào)整采樣;另一種是盲目使用時鐘正負(fù)沿調(diào)整數(shù)據(jù)采樣。

13.模塊劃分基本原則（1）對每個同步時序設(shè)計的子模塊的輸出使用寄存器（用寄存器分割同步時序模塊原則）。（2）將相關(guān)邏輯和可以復(fù)用的邏輯劃分在同一模塊內(nèi)（呼應(yīng)系統(tǒng)原則）。（3）將不同優(yōu)化目標(biāo)的邏輯分開。（4）將送約束的邏輯歸到同一模塊。（5）將存儲邏輯獨立劃分成模塊。（6）合適的模塊規(guī)模。（7）頂層模塊最好不進(jìn)行邏輯設(shè)計。14.組合邏輯的注意事項（1）避免組合邏輯反饋環(huán)路（容易毛刺、振蕩、時序違規(guī)等）。解決：A.牢記任何反饋回路必須包含寄存器;B.檢查綜合、實現(xiàn)報告的warning信息，發(fā)現(xiàn)反饋回路（combinaTIonalloops）后進(jìn)行相應(yīng)修改。（2）替換延遲鏈。解決：用倍頻、分頻或者同步計數(shù)器完成。（3）替換異步脈沖產(chǎn)生單元（毛刺生成器）。解決：用同步時序設(shè)計脈沖電路。

（4）慎用鎖存器。解決方式：A、使用完備的if…else語句;B、檢查設(shè)計中是否含有組合邏輯反饋環(huán)路;C、對每個輸入條件，設(shè)計輸出操作，對case語句設(shè)置default操作。特別是在狀態(tài)機(jī)設(shè)計中，最好有一個default的狀態(tài)轉(zhuǎn)移，而且每個狀態(tài)最好也有一個default的操作。D、如果使用case語句時，特別是在設(shè)計狀態(tài)機(jī)時，盡量附加綜合約束屬性，綜合為完全條件case語句。小技巧：仔細(xì)檢查綜合器的綜合報告，目前大多數(shù)的綜合器對所綜合出的latch都會報“warning”，通過綜合報告可以較為方便地找出無意中生成的latch。15.時鐘設(shè)計的注意事項同步時序電路推薦的時鐘設(shè)計方法：時鐘經(jīng)全局時鐘輸入引腳輸入，通過FPGA內(nèi)部專用的PLL或DLL進(jìn)行分頻/倍頻、移相等調(diào)整與運算，然后經(jīng)FPGA內(nèi)部全局時鐘布線資源驅(qū)動到達(dá)芯片內(nèi)所有寄存器和其他模塊的時鐘輸入端。

FPGA設(shè)計者的5項基本功：仿真、綜合、時序分析、調(diào)試、驗證。對于FPGA設(shè)計者來說，練好這5項基本功，與用好相應(yīng)的EDA工具是同一過程，對應(yīng)關(guān)系如下：1.仿真：Modelsim，QuartusII（SimulatorTool）2.綜合：QuartusII（CompilerTool，RTLViewer，TechnologyMapViewer，ChipPlanner）3.時序：QuartusII（TImeQuestTimingAnalyzer，TechnologyMapViewer，ChipPlanner）4.調(diào)試：QuartusII（SignalTapIILogicAnalyzer，VirtualJTAG，AssignmentEditor）5.驗證：Modelsim，QuartusII（TestBenchTemplateWriter）掌握HDL語言雖然不是FPGA設(shè)計的全部，但是HDL語言對FPGA設(shè)計的影響貫穿于整個FPGA設(shè)計流程中，與FPGA設(shè)計的5項基本功是相輔相成的。對于FPGA設(shè)計者來說，用好“HDL語言的可綜合子集”可以完成FPGA設(shè)計50%的工作——設(shè)計編碼。練好仿真、綜合、時序分析這3項基本功，對于學(xué)習(xí)“HDL語言的可綜合子集”有如下幫助：通過仿真，可以觀察HDL語言在FPGA中的邏輯行為。通過綜合，可以觀察HDL語言在FPGA中的物理實現(xiàn)形式。通過時序分析，可以分析HDL語言在FPGA中的物理實現(xiàn)特性。對于FPGA設(shè)計者來說，用好“HDL語言的驗證子集”，可以完成FPGA設(shè)計另外50%的工作——調(diào)試驗證。

1.搭建驗證環(huán)境，通過仿真的手段可以檢驗FPGA設(shè)計的正確性。2.全面的仿真驗證可以減少FPGA硬件調(diào)試的工作量。3.把硬件調(diào)試與仿真驗證方法結(jié)合起來，用調(diào)試解決仿真未驗證的問題，用仿真保證已經(jīng)解決的問題不在調(diào)試中再現(xiàn)，可以建立一個回歸驗證流程，有助于FPGA設(shè)計項目的維護(hù)。

FPGA設(shè)計者的這5項基本功不是孤立的，必須結(jié)合使用，才能完成一個完整的FPGA設(shè)計流程。反過來說，通過完成一個完整的設(shè)計流程，才能最有效地練習(xí)這5項基本功。對這5項基本功有了初步認(rèn)識，就可以逐個深入學(xué)習(xí)一些，然后把學(xué)到的知識再次用于完整的設(shè)計流程。如此反復(fù)，就可以逐步提高設(shè)計水平。采用這樣的循序漸進(jìn)、螺旋式上升的方法，只要通過培訓(xùn)入了門，就可以自學(xué)自練，自我提高。

市面上出售的有關(guān)FPGA設(shè)計的書籍為了保證結(jié)構(gòu)的完整性，對FPGA設(shè)計的每一個方面分開介紹，每一方面雖然深入，但是由于缺少其他相關(guān)方面的支持，讀者很難付諸實踐，只有通讀完全書才能對FPGA設(shè)計獲得一個整體的認(rèn)識。這樣的書籍，作為工程培訓(xùn)指導(dǎo)書不行，可以作為某一個方面進(jìn)階的參考書。

對于新入職的員工來說，他們往往對FPGA的整體設(shè)計流程有了初步認(rèn)識，5項基本功的某幾個方面可能很扎實。但是由于某個或某幾個方面能力的欠缺，限制了他們獨自完成整個設(shè)計流程的能力。入職培訓(xùn)的目的就是幫助他們掌握整體設(shè)計流程，培養(yǎng)自我獲取信息的能力，通過幾個設(shè)計流程來回的訓(xùn)練，形成自我促進(jìn)、自我發(fā)展的良性循環(huán)。在這一過程中，隨著對工作涉及的知識的廣度和深度的認(rèn)識逐步清晰，新員工的自信心也會逐步增強(qiáng)，對個人的發(fā)展方向也會逐步明確，才能積極主動地參與到工程項目中來。最后總結(jié)幾點：1）看代碼，建模型只有在腦海中建立了一個個邏輯模型，理解FPGA內(nèi)部邏輯結(jié)構(gòu)實現(xiàn)的基礎(chǔ)，才能明白為什么寫Verilog和寫C整體思路是不一樣的，才能理解順序執(zhí)行語言和并行執(zhí)行語言的設(shè)計方法上的差異。在看到一段簡單程序的時候應(yīng)該想到是什么樣的功能電路。2）用數(shù)學(xué)思維來簡化設(shè)計邏輯

學(xué)習(xí)FPGA不僅邏輯思維很重要，好的數(shù)學(xué)思維也能讓你的設(shè)計化繁為簡，所以啊，那些看見高數(shù)就頭疼的童鞋需要重視一下這門課哦。舉個簡單的例子，比如有兩個32bit的數(shù)據(jù)X［31:0］與Y［31:0］相乘。當(dāng)然，無論Altera還是Xilinx都有現(xiàn)成的乘法器IP核可以調(diào)用，這也是最簡單的方法，但是兩個32bit的乘法器將耗費大量的資源。那么有沒有節(jié)省資源，又不太復(fù)雜的方式來實現(xiàn)呢？我們可以稍做修改：

將X［31:0］拆成兩部分X1［15:0］和X2［15:0］，令X1［15:0］=X［31:16］，X2［15:0］=X［15:0］，則X1左移16位后與X2相加可以得到X;同樣將Y［31:0］拆成兩部分Y1［15:0］和Y2［15:0］，令Y1［15:0］=Y［31:16］，Y2［15:0］=Y［15:0］，則Y1左移16位后與Y2相加可以得到Y(jié);則X與Y的相乘可以轉(zhuǎn)化為X1和X2分別與Y1和Y2相乘，這樣一個32bit*32bit的乘法運算轉(zhuǎn)換成了四個16bit*16bit的乘法運算和三個32bit的加法運算。轉(zhuǎn)換后的占用資源將會減少很多，有興趣的童鞋，不妨綜合一下看看，看看兩者差多少。3）時鐘與觸發(fā)器的關(guān)系“時鐘是時序電路的控制者”這句話太經(jīng)典了，可以說是FPGA設(shè)計的圣言。FPGA的設(shè)計主要是以時序電路為主，因