Xilinx可編程邏輯器件設(shè)計與開發(fā)（基礎(chǔ)篇）連載20：Spartan

Xilinx可編程邏輯器件設(shè)計與開發(fā)（基礎(chǔ)篇）連載20：Spartan5.1.1可配置邏輯模塊（CLB）CLB是實(shí)現(xiàn)時序電路和組合電路的主要邏輯資源。Virtex-6每個CLB模塊里包含2個SLICE，每個CLB通過交換矩陣與外部通用邏輯陣列相連，如圖5-2和圖5-3所示。CLB中的兩個SLICE之間沒有直接連接。

圖5-2CLB里的SLICE排列圖5-3CLB的位置排列在Virtex-6中，SLICE分為SLICEX、SLICEL和SLICEM三種，SLICEX不具有存儲功能，也沒有進(jìn)位鏈；SLICEL不具有存儲功能，但包含進(jìn)位鏈；SLICEM具有存儲/移位寄存器功能，也包含進(jìn)位鏈。每個SLICE包含4個LUT和8個存儲單元。這些基本單元能提供邏輯、算術(shù)和ROM功能。除了這些基本功能，還有一些SLICE具有分布式RAM和移位寄存器功能，這些SLICE又被稱為SLICEM。CLB可以實(shí)現(xiàn)表5-1所示功能。SLICE結(jié)構(gòu)圖如圖5-4（a）和圖5-4（b）所示，每個SLICE包含邏輯函數(shù)發(fā)生器（即LUT）、存儲元件、多功能多路復(fù)用器（MUXF）、進(jìn)位邏輯和算法單元（MULT_AND）等資源。（a）SLICEM（b）SLICEL一、查找表（LUT）Virtex-6FPGA的函數(shù)發(fā)生器由6輸入查找表實(shí)現(xiàn)。每個LUT有6個獨(dú)立輸入（A1-A6）和2個獨(dú)立輸出（O5和O6），可以實(shí)現(xiàn)任意6輸入布爾函數(shù)。同時每個LUT在相同的輸入情況下，也可以實(shí)現(xiàn)2個任意5輸入布爾函數(shù)。如果是6輸入函數(shù)，僅有O6輸出。O5和O6分別對應(yīng)兩個5輸入函數(shù)發(fā)生器的輸出，在這種情況下，A6由軟件設(shè)置為高電平。LUT的延時與所實(shí)現(xiàn)的函數(shù)無關(guān)。LUT可以實(shí)現(xiàn)組合邏輯、ROM、分布式RAM、移位寄存器等功能。(1)組合邏輯：所有的LUT可以實(shí)現(xiàn)任意6輸入布爾函數(shù)。

(2)ROM：所有的LUT可以實(shí)現(xiàn)一個64×1位ROM。有三種配置方式，分別是ROM64×1、ROM128×1和ROM256×1。SLICEM和SLICEL中的ROM可以級聯(lián)成更寬或者更深的ROM，配置的表見表5-2。表5-2ROM配置(3)分布式RAM存儲器（只能在SLICEM中使用）：SLICEM中的LUT可以配置成一種稱為分布式RAM的同步RAM。SLICEM中的多個LUT可以靈活組合起來，以存儲更多數(shù)據(jù)。在SLICEM內(nèi)可以將RAM元件配置成以下形式，RAM的配置見表5-3。表5-3分布式RAM的配置表分布式RAM原語如表5-4所示。表5-4單口、雙口和四口的分布式RAM的原語(4)移位寄存器（只能在SLICEM中使用）：SLICEM的LUT還可配置成32位移位寄存器，無需使用SLICE中提供的觸發(fā)器。以這種方法使用的LUT可以將串行數(shù)據(jù)延遲1到32個時鐘周期之間的任意長度。移位寄存器的移位輸入SHIFTIN和移位輸出SHITOUT用來將LUT級聯(lián)成更大的移位寄存器，一個CLB里面的4個LUT可以級聯(lián)，產(chǎn)生128個時鐘周期的延時。CLB之間也可以連接組成移位寄存器，用于平衡數(shù)據(jù)流水線的時序。移位寄存器原語如圖5-5所示。圖5-5移位寄存器的原語二、存儲元件Virtex-6每個SLICE都有存儲元件，可以實(shí)現(xiàn)存儲功能，可以配置成邊沿觸發(fā)式的D型觸發(fā)器或電平敏感型的鎖存器，如圖5-6所示。圖5-6SLICE里寄存器/鎖存器配置三、多路復(fù)用器（MUX）在一個SLICE中，除了包含LUT外，還包含三個多路復(fù)用器（F7AMUX、F7BMUX和F8MUX），用戶可以將4個函數(shù)發(fā)生器組合在一起，構(gòu)成7輸入或者8輸入的函數(shù)。多于8個輸入的函數(shù)，可以用多個SLICE實(shí)現(xiàn)。多路復(fù)用器F7AMUX、F7BMUX和F8MUX通常和函數(shù)發(fā)生器或者片上邏輯一起實(shí)現(xiàn)多種多路復(fù)用器?？梢詫?shí)現(xiàn)以下幾種多路復(fù)用器。1個LUT實(shí)現(xiàn)4:1多路復(fù)用器2個LUT實(shí)現(xiàn)8:1多路復(fù)用器4個LUT實(shí)現(xiàn)16:1多路復(fù)用器四、快速先行進(jìn)位邏輯（CarryLogic）Virtex-6每個CLB有2條獨(dú)立的進(jìn)位鏈，用于實(shí)現(xiàn)快速算術(shù)加減運(yùn)算，它解決了多位寬加法、乘法從最低位向最高位進(jìn)位的延時問題。先行進(jìn)位邏輯有專用的進(jìn)位通路和進(jìn)位多路復(fù)用器（MUXCY），可用來級聯(lián)函數(shù)發(fā)生器（LUT），以實(shí)現(xiàn)更寬更復(fù)雜的邏輯函數(shù)，提高CLB模塊的處理速度。Virtex6中的進(jìn)位鏈?zhǔn)巧闲羞M(jìn)位鏈，每個SLICE具有4位的高度。考慮到進(jìn)位鏈的上行結(jié)構(gòu)特點(diǎn)，在設(shè)計中，要特別注意進(jìn)位鏈的長度，因?yàn)槿绻?dāng)進(jìn)位鏈的長度超出一列時，進(jìn)位鏈會導(dǎo)致延