實(shí)驗(yàn)二-算術(shù)邏輯單元實(shí)驗(yàn)

實(shí)驗(yàn)二算術(shù)邏輯單元（ALU）的設(shè)計(jì)與實(shí)現(xiàn)實(shí)驗(yàn)?zāi)康恼J(rèn)識(shí)算術(shù)邏輯單元的功能及意義掌握算術(shù)邏輯單元的結(jié)構(gòu)與實(shí)現(xiàn)進(jìn)一步熟練Modelsim、Vivado軟件和Verilog硬件描述語言的使用理解DigilentN4DDRFPGA開發(fā)板上數(shù)碼管顯示原理實(shí)驗(yàn)原理ALU算術(shù)邏輯單元（Arithmetic/LogicUnit,ALU）是現(xiàn)代計(jì)算機(jī)的核心部件之一。其內(nèi)部由算術(shù)和邏輯操作部件組合而成，可以實(shí)現(xiàn)整數(shù)加、減等算術(shù)運(yùn)算和與、或等邏輯運(yùn)算。一個(gè)典型的算術(shù)邏輯單元由兩路N位輸入、一路N位輸出、一組功能選擇信號(hào)和一些標(biāo)志位（flag）組成。兩路N位輸入數(shù)據(jù)作為參與運(yùn)算的兩個(gè)操作數(shù)，輸入到ALU中，通過改變功能選擇信號(hào)，控制ALU對(duì)兩操作數(shù)進(jìn)行不同的算術(shù)或邏輯運(yùn)算操作，并將N位的結(jié)果輸出，與結(jié)果一同輸出的還有運(yùn)算產(chǎn)生的標(biāo)志位，例如運(yùn)算結(jié)果為零的標(biāo)記信號(hào)Z（zero）與運(yùn)算結(jié)果溢出的標(biāo)記信號(hào)O（over）、進(jìn)位標(biāo)志C（CY）、符號(hào)位S（SF）等，如圖2-1所示。圖2-SEQ圖2-\*ARABIC1ALU模塊示意圖在本次實(shí)驗(yàn)中，我們把輸入和輸出的數(shù)據(jù)長度定為4位，數(shù)據(jù)輸入命名為A、B，數(shù)據(jù)輸出為F，功能控制信號(hào)輸入為opcode，進(jìn)位輸入為Cn，只產(chǎn)生結(jié)果為零的zero標(biāo)志位。功能控制信號(hào)opcode的定義如表2-1所示。例如：opcode=0001，運(yùn)算器實(shí)現(xiàn)加法運(yùn)算。表2-SEQ表2-\*ARABIC1ALU控制信號(hào)定義opcodeALU運(yùn)算0000MOV0001ADD0010ADDC0011SUB0100SUBB0101AND0110OR0111NOT1000XOR1001INC1010DEC數(shù)碼管顯示 關(guān)于N4DDR開發(fā)板上數(shù)碼管的顯示原理，參見前面的實(shí)驗(yàn)準(zhǔn)備部分內(nèi)容。實(shí)驗(yàn)內(nèi)容基礎(chǔ)實(shí)驗(yàn)。用實(shí)驗(yàn)調(diào)試軟件驗(yàn)證ALU的功能，并操作分析、記錄結(jié)果。圖2-2ALU虛擬實(shí)驗(yàn)示意圖（1）運(yùn)算功能和控制信號(hào)①輸入輸出對(duì)于的開關(guān)指示燈分配如下：輸入信號(hào)A:SW(4-7)B:SW(3-0)Cn:SW8opcode:SW(12-9)輸出信號(hào)F：LD(12-15)標(biāo)志位S:LD(3)ZLD(2)O:LD(1)C:LD(0)②各種運(yùn)算對(duì)應(yīng)的控制信號(hào)及功能，如下表。表2-2ALU運(yùn)算功能和控制信號(hào)定義運(yùn)算指令運(yùn)算功能運(yùn)算控制信號(hào)opcodeM3M2M1M0MOVF=A0000ADDF=A+B0001SUBF=A-B0011INCF=A+11001DECF=A-11010ANDF=A∧B0101ORF=A∨B0110NOTF=0111XORF=A⊕B1000ADDCF=A+B+進(jìn)位C00010SUBBF=A-B-借位C00100（2）加法運(yùn)算結(jié)果的特征標(biāo)志設(shè)置opcode（M3~M0）為加法運(yùn)算，按下表步驟操作，觀察加法運(yùn)算的結(jié)果，填入下表，并寫出計(jì)算數(shù)和結(jié)果的真值。ABCnM3~M0FFLAG運(yùn)算數(shù)和運(yùn)算結(jié)果的真值SZOC視為無符號(hào)數(shù)視為補(bǔ)碼①10000001—1001100110008＋1＝9(﹣8)＋1＝﹣7②11011100—1001100113+12=25(-3)+(-4)=(-7)③01000010—011000004+2=64+2=6④00000000—000001000+0=00+0=0⑤11110001—0000010115+1=16(-1)+1=0⑥00110101—100010103+5=83+5=8⑦11001011—0111001112+11=23(-4)+(-3)=(-7)⑧11000101—0001000112+5=17(-4)+5=1⑨00111011—111010003+11=143+(-3)=0⑩10001000—000001118+8=160+0=0提示：為方便分析運(yùn)算結(jié)果，可以事先列出負(fù)數(shù)的4位補(bǔ)碼與真值的對(duì)應(yīng)關(guān)系：10001001101010111100110111101111-8-7-6-5-4-3-2-1實(shí)驗(yàn)現(xiàn)象分析：（1）符號(hào)標(biāo)志S就是運(yùn)算結(jié)果的___最高位________（最高位／最低位）。（2）零標(biāo)志Z的生成和__F______（F／C／F及C）有關(guān)。（3）溢出標(biāo)志OF和進(jìn)位標(biāo)志__沒有______（有／沒有）直接的聯(lián)系。（4）對(duì)照標(biāo)志位和真值，可以看出溢出標(biāo)志OF是按照___補(bǔ)碼_____（無符號(hào)數(shù)／補(bǔ)碼）的運(yùn)算結(jié)果設(shè)置的；進(jìn)位標(biāo)志CF是按照__無符號(hào)數(shù)______（無符號(hào)數(shù)／補(bǔ)碼）運(yùn)算的結(jié)果設(shè)置的。也就是說，如果運(yùn)算數(shù)是無符號(hào)數(shù)，運(yùn)算結(jié)果是否溢出是由__C___（C／O）反映的；如果運(yùn)算數(shù)是有符號(hào)補(bǔ)碼數(shù)，運(yùn)算結(jié)果是否溢出是由___O__（C／O）反映的。（5）4位補(bǔ)碼能表示數(shù)值的范圍是___-8~7__________，4位無符號(hào)數(shù)能表示數(shù)值的范圍是____0~15___________。（6）運(yùn)算器電路是否“知道”運(yùn)算數(shù)是有符號(hào)數(shù)還是無符號(hào)數(shù)？_不知道________（3）減法運(yùn)算減法運(yùn)算是轉(zhuǎn)換為加法計(jì)算的。設(shè)置M3~M0為減法運(yùn)算，注意觀察B操作數(shù)、Cn和FLAG的C（進(jìn)位）標(biāo)志位。ABCnM3~M0FC實(shí)驗(yàn)現(xiàn)象分析①00100001—000100011_有___(有/無)借位②00010010—11110_無___(有/無)借位實(shí)驗(yàn)現(xiàn)象分析：減法運(yùn)算時(shí)，F(xiàn)=____A-B___________②C標(biāo)志與減法運(yùn)算有沒有產(chǎn)生借位____有____（有/沒有）關(guān)系，沒有產(chǎn)生借位時(shí)，CF=__0___；減法運(yùn)算產(chǎn)生借位時(shí)，CF=__1___。（4）帶借位的減法運(yùn)算設(shè)置M3~M0為帶借位的減法運(yùn)算，注意觀察F和Ci的關(guān)系。ABCnM3~M0FC實(shí)驗(yàn)現(xiàn)象分析①010100111001000101帶借位②01010011000011不帶借位實(shí)驗(yàn)現(xiàn)象分析：帶借位的得到正確結(jié)果，不帶借位的結(jié)果不正確。（5）加1和減1運(yùn)算ABCnM3~M0FFLAG(SZOC)①INC00100101—001100110000①INC00101010—00110000②DEC00101010—000100010001②DEC00100101—00010001實(shí)驗(yàn)現(xiàn)象分析：加1運(yùn)算時(shí)，B對(duì)結(jié)果__無___(有/沒有)影響，F(xiàn)=__A+1______。減1運(yùn)算時(shí)，F(xiàn)=__B-1______。2.提高實(shí)驗(yàn)。（1）分別用Modelsim、Vivado、Verilog硬件描述語言實(shí)現(xiàn)一個(gè)4位、32位的運(yùn)算器ALU，并進(jìn)行仿真測(cè)試。（2）在ALU中增加“同或”、“增4”功能，并進(jìn)行測(cè)試。（3）使用vivado形成bit文件，并將Nexys4DDR_Lab2.bit文件下載至FPGA硬件板（4）打開虛擬面板構(gòu)圖文件Lab_alu.vpl，驗(yàn)證增加了兩種功能的運(yùn)算器能否