EMI和分層設(shè)計(jì)課件

電磁兼容分層與綜合設(shè)計(jì)法(2)

(2012年5月版本)

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教材:電磁兼容設(shè)計(jì)(第二版),白同云編著EMI和分層設(shè)計(jì)3.1/tr>600MHz

當(dāng)頻率高于600MHz時(shí)，去耦電容器中存在的引線電感與電容器產(chǎn)生的自諧振，開始限制這一技術(shù)的頻率范圍，使去耦電容器失效。

1987年YablonovitchE和JohnS提出了周期光子帶隙結(jié)構(gòu)（PhotonicBand-GapPBG），即光子晶體的概念.所謂的光子帶隙是指某一頻率范圍的波不能在此周期性結(jié)構(gòu)中傳播，即這種結(jié)構(gòu)本身存在“禁帶”。它在接地板上腐蝕出由一定幾何圖形的單元組成的周期性陣列結(jié)構(gòu),用以改變襯底的有效介電常數(shù)分布,從而改變了傳輸線的分布參數(shù)模型，在一定頻段內(nèi)傳播模式也隨之改變，從而具有帶隙特性。這一概念最初是在光學(xué)領(lǐng)域提出的，現(xiàn)在它的研究范圍已擴(kuò)展到微波波段。微波波段的帶隙常稱為電磁帶隙（ElectromagneticBand-GapEBG），光子晶體的引入為微波領(lǐng)域提供了新的研究方向。光子晶體完全倚靠自身結(jié)構(gòu)就可實(shí)現(xiàn)帶阻濾波，抑制SSN噪聲,且結(jié)構(gòu)簡單，在微波電路、微波天線等方面均具有廣闊的應(yīng)用前景。由于光子晶體中折射率在空間上必須為周期性的函數(shù)，因此光子晶體按照空間維度可以區(qū)分為一維光子晶體、二維光子晶體和三維光子晶體。EMI和分層設(shè)計(jì)

現(xiàn)代高速數(shù)字電路的同步開關(guān)噪聲頻帶通常為100MHz到10GHz，為了有效消除如此寬頻的噪聲，人們已經(jīng)采用許多種手段來拓展EBG結(jié)構(gòu)的阻帶，而大多數(shù)同步開噪聲主要存在于低頻段。因此如何降低阻帶的下限截止頻率，同時(shí)保持較寬的阻帶帶寬是設(shè)計(jì)的初衷。

3

3矩形單位晶格陣列印刷電路板中的電源分配系統(tǒng)

但是，由于PBG結(jié)構(gòu)模型較復(fù)雜，參數(shù)也較繁雜，所以在實(shí)踐應(yīng)用上受到了一定限制。韓國學(xué)者J.I.Park等人在研究光子帶隙結(jié)構(gòu)基礎(chǔ)上于1999年提出了缺陷接地結(jié)構(gòu)“DefectedGroundStructure(DGS)”。和光子帶隙結(jié)構(gòu)類似,缺陷接地結(jié)構(gòu)也能使得微帶線具有帶隙(bandgap)特性和慢波(slow-wave)特性，。從而可以被應(yīng)用于:抑制SSN噪聲、提高天線增益和帶寬、改善效率、提高Q值、制作低通濾波器、功分器等方面。和EBG結(jié)構(gòu)比較,DGS結(jié)構(gòu)簡單,易于電磁場理論分析和等效電路建模分析，更適于微波毫米波集成電路實(shí)際應(yīng)用。這是因?yàn)?，DGS結(jié)構(gòu)僅由1個(gè)缺陷單元構(gòu)成，它的帶隙中心頻率僅由該缺陷單元結(jié)構(gòu)決定。而EBG結(jié)構(gòu)是由若干個(gè)單元組成的陣列構(gòu)成，它的帶隙中心頻率由陣列間距、排列方式和幾何結(jié)構(gòu)等諸多因素決定。EMI和分層設(shè)計(jì)

現(xiàn)用扇形取代正方形，構(gòu)造出形如蝴蝶結(jié)形的DGS結(jié)構(gòu)的缺陷單元，如圖所示，并應(yīng)用于:抑制SSN噪聲。虛線部分為蝴蝶結(jié)形DGS結(jié)構(gòu)。用普通光刻工藝刻蝕在接地板（或電源平面）上。該DGS結(jié)構(gòu)的缺陷單元具有3個(gè)調(diào)整要素，即扇形半徑L、扇形夾角

和連接2個(gè)扇形的縫隙寬度g。由于缺陷的存在，改變了電路板介質(zhì)材料介電常數(shù)的分布，從而改變了微帶線的有效電感和有效電容，使得由DGS構(gòu)成的微帶線表現(xiàn)出阻帶特性。取其扇形半徑L為1.5mm、扇形夾角

為60

，縫隙寬度g為0.4mm，考慮抑制深度為-24.5dB時(shí)，由仿真曲線結(jié)果可知S21為18.36-33.50GHz，有效阻帶帶寬為15.14GHz。蝴蝶結(jié)形DGS結(jié)構(gòu)各要素對阻帶特性的影響如下：1)縫隙寬度g的影響取其扇形半徑L為1.5mm、扇形夾角

為60

，改變縫隙寬度g為0.2mm，0.4mm和0.6mm，對阻帶特性的影響如圖所示。對應(yīng)的帶隙中心頻率分別為25.48GHz，33.50GHz和40.71GHz。隨著縫隙寬度g的增加，帶隙中心頻率相應(yīng)提高。這是因?yàn)?，縫隙寬度g的增加，等效于有效電容減小。EMI和分層設(shè)計(jì)2）扇形半徑L的影響取其縫隙寬度g為0.4mm、扇形夾角

為60

，改變扇形半徑L為1mm、1.5mm和3mm，阻帶特性的影響如圖。對應(yīng)的帶隙中心頻率分別為44.51GHz，33.50GHz和24.46GHz。隨著扇形半徑L的增加，帶隙中心頻率相應(yīng)降低。這是因?yàn)?，扇形半徑L的增加，缺陷面積增大，等效于有效電感增大，導(dǎo)致帶隙中心頻率降低。3）扇形夾角

的影響取其扇形半徑L為1.5mm、縫隙寬度g為0.4mm、改變扇形夾角

分別取30

，60

和90

，阻帶特性的影響如圖所示。對應(yīng)的帶隙中心頻率分別為47.82GHz，33.50GHz和12.30GHz。隨著扇形夾角

的增加，帶隙中心頻率相應(yīng)降低。這是因?yàn)?，扇形夾角

的增加，缺陷面積增大，等效于有效電感增大，導(dǎo)致帶隙中心頻率降低。圖縫隙寬度g對阻帶特性的影響圖扇形半徑L對阻帶特性的影響EMI和分層設(shè)計(jì)

綜上所述，可以通過改變L、g和

，實(shí)現(xiàn)不同要求的帶隙中心頻率，不同尺寸的DGS帶阻特性總結(jié)于表所列：

表不同尺寸的DGS微帶線帶阻特性總結(jié)（

r=2.22，h=0.254mm）

圖扇形夾角

對阻帶特性的影響EMI和分層設(shè)計(jì)2.5高速電路板設(shè)計(jì)與信號完整性

目前，國內(nèi)外有關(guān)信號完整性(signalintegrity，SI)的研究尚未成熟，其分析方法和實(shí)踐都沒有很好地完善。在基于信號完整性的PCB設(shè)計(jì)方法中，核心部分就是PCB板級信號完整性模型的建立，這是與傳統(tǒng)設(shè)計(jì)方法的主要區(qū)別。SI模型的準(zhǔn)確性將決定設(shè)計(jì)的正確性，而SI模型的可建立性則決定了設(shè)計(jì)方法的可行性。

PCB是實(shí)現(xiàn)信號傳輸?shù)耐ǖ溃研盘枏囊粋€(gè)芯片傳輸?shù)搅硪粋€(gè)芯片。PCB設(shè)計(jì)的好壞直接影響信號傳輸?shù)男阅?。在高速系統(tǒng)中，能否處理好系統(tǒng)的信號互連，解決信號完整性的問題，是系統(tǒng)設(shè)計(jì)成功的關(guān)鍵，也是解決電源完整性、電磁兼容與電磁干擾(EMC/EMI)問題的基礎(chǔ)和前提。同時(shí)，因?yàn)樗行酒碾娫垂┙o都需要通過PCB從電源模塊上取得，所以，PCB應(yīng)實(shí)現(xiàn)穩(wěn)定的電源分配．此外，PCB還應(yīng)能抑制EMI增強(qiáng)抗擾度.總之，PCB的SI/PI/EMC/EMI性能面臨越來越多的挑戰(zhàn)．EMI和分層設(shè)計(jì)在PCB設(shè)計(jì)中,SI/PI/EMI是密切連系,相互影響的.高速信號前后沿所攜帶的高頻分量,以及電源和地噪聲引起的共模輻射,會引發(fā)EMI輻射;高速信號由于過孔換層或跨越電源面分割,造成的阻抗不連續(xù),引起信號回流路徑不理想,造成PI問題.PCB電源或地平面固有的諧振模式被激發(fā)也會引起S參數(shù)的變化,引起SI問題.EMI的傳導(dǎo)和輻射騷擾也會造成電源波動或信號惡化,產(chǎn)生SI/PI問題.所以,同時(shí)針對這三個(gè)方面進(jìn)行考察和控制,是高性能PCB系統(tǒng)仿真和設(shè)計(jì)的必然趨勢.EMI和分層設(shè)計(jì)

1.高速電路設(shè)計(jì)的特點(diǎn)

高速電路設(shè)計(jì)強(qiáng)調(diào)無源元件—互連線,PCB,IC封裝等對信號傳播的影響(振蕩和反射),對信號間相互作用的影響(串?dāng)_),及對外界的作用(電磁騷擾)等。

隨著傳輸信號頻率的提高,必須用電磁波的觀點(diǎn)看待電路中傳輸?shù)男盘?

高速電路系統(tǒng)工作于較高的時(shí)鐘頻率,信號傳輸?shù)念l率由信號的上升或下降沿決定,而不是由系統(tǒng)的時(shí)鐘頻率來決定.

因此,導(dǎo)線就不能被看作是集總參數(shù)系統(tǒng)條件下的理想導(dǎo)線,而應(yīng)被看作是具有分布參數(shù)系統(tǒng)條件下的傳輸線.必須考慮信號反射的影響.反射信號與入射信號的迭加使得信號波形發(fā)生畸變.上升或下降沿越小,信號傳輸時(shí)的頻率就越高,這種不良作用就會越大.

EMI和分層設(shè)計(jì)如果系統(tǒng)尺寸為S

由tpd=S×tpdo

當(dāng)tr≥6tpd

或tpd≤tr/6則稱為集總參數(shù)系統(tǒng).反之,如果

tr

6tpd

或

tpd

>tr/6則稱為分布參數(shù)系統(tǒng).

(參考書:HowardJohnson,MartinGraham:高速數(shù)字設(shè)計(jì))EMI和分層設(shè)計(jì)2傳輸線

傳輸線是由信號路徑和返回路徑兩條有一定長度的導(dǎo)線組成,而不再使用〝?shù)亘曔@個(gè)詞。

信號可以被定義成電壓或電流.信號總是指信號路徑和返回路徑之間相鄰兩點(diǎn)的電壓差.

如信號在走線上的傳輸延時(shí)tpd

tpd>

tr/6或tr

6tpd

則該走線判定為分布參數(shù)系統(tǒng),即傳輸線。必須用電磁波的觀點(diǎn)看待電路中傳輸?shù)男盘?

傳輸線不是理想的導(dǎo)體，它們都有有限的電阻，電阻的大小由傳輸線的長度和橫截面積決定。同樣的在傳輸線之間的介質(zhì)也不可能是理想的絕緣體，漏電流總是存在的，可以用單位長度傳輸線的漏電導(dǎo)來衡量。此外,還存在電感和電容.EMI和分層設(shè)計(jì)EMI和分層設(shè)計(jì)

1)傳輸線類型:

傳輸線包括信號路徑和返回路徑.在中間層的印制線條形成帶狀線,在表面層形成微帶線,兩者傳輸特性不同。

(a)微帶線:PCB外層的走線,只有一根帶狀導(dǎo)線和一個(gè)參考面.類型:埋式或非埋式.如果線的厚度,寬度,介質(zhì)的介電常數(shù)以及與參考面之間的距離是可控的,則它的特性阻抗也是可控的.(b)帶狀線:介于兩個(gè)參考面之間的內(nèi)層走線.類型:埋式或非埋式.如果線的厚度,寬度,介質(zhì)的介電常數(shù)以及與參考面之間的距離是可控的,則它的特性阻抗也是可控的.帶狀線的場吸收能力強(qiáng),抗騷擾能力強(qiáng).適宜布設(shè)易被騷擾的模擬電路走線.

(c)同軸電纜(Zc=75Ω時(shí)傳輸損耗最小，30Ω時(shí)承受功率最大，兩者綜合，選擇50Ω)(d)雙絞線(Zc=100-130Ω)

線路阻抗用:時(shí)域反射計(jì)(TDR),阻抗分析儀(VIA),網(wǎng)絡(luò)分析儀(VNA)測試.EMI和分層設(shè)計(jì)≤EMI和分層設(shè)計(jì)0EMI和分層設(shè)計(jì)0EMI和分層設(shè)計(jì)EMI和分層設(shè)計(jì)2)傳輸線參數(shù)

數(shù)字電路之間用來傳輸信號的路徑稱為互連線.tr越小,相應(yīng)頻率越高.互連線不再是簡單的導(dǎo)線或信號線,而是由R,L,C,G組成,呈現(xiàn)高頻效應(yīng)的傳輸線.(a)傳輸線微分段等效電路模型(長度為dz的RLCG模型):Rdz—導(dǎo)體有限電阻引起的損耗;Gdz—分隔導(dǎo)體和地層的介質(zhì)的有限電導(dǎo)引起的損耗;Ldz—磁場;Cdz—導(dǎo)體和地層之間的電場.

EMI和分層設(shè)計(jì)EMI和分層設(shè)計(jì)(b)特性阻抗Zc:線上任意點(diǎn)電壓波和電流波的比值,即

V/I=Zc.

因此,Zc=

(Z/Y)=

[(R+j

L)/(G+j

C)]=

(L/C)EMI和分層設(shè)計(jì)

(c)傳輸速度v=1/

(

o

o)(m/s),傳輸延遲tpd=s/v(ns),自由空間傳播速度v0=1/

(

o

o)=3108(m/s),單位長度傳輸延遲tpd0=1/v0=3.33(ns/m)=3.33(ps/cm).填充特氟綸r=2.1的同軸電纜,v=v0/

r=2.07108(m/s),單位長度傳輸延遲tpd0=1/v=4.8(ns/m)=48.3(ps/cm).FR-4PCB,

r=4.7,帶狀線,v=v0/

r=1.38108(m/s),單位長度傳輸延遲tpd0=1/v=7.2(ns/m)=72.3(ps/cm).微帶線由于部分位于空氣中,部分位于電介質(zhì)中,介電常數(shù)平均值

r'=(1+4.7)/2=2.85,傳播速度v=v0/

r'=1.777108(m/s),單位長度傳輸延遲tpd0=1/v=5.6(ns/m)=56.3(ps/cm).也可按有效介電常數(shù)

r'=[(

r+1）/2]〕+[(

r-1）/2]/1+10h/w

計(jì)算。EMI和分層設(shè)計(jì)3)傳輸線效應(yīng)傳輸線效應(yīng)指的是:傳輸過程中的任何不均勻(如阻抗變化、直角拐角)都會引起信號的反射，反射的結(jié)果對模擬信號（正弦波）是形成駐波，對數(shù)字信號則表現(xiàn)為上升沿、下降沿的振鈴和過沖。這種過沖一方面形成強(qiáng)烈的電磁干擾和對信號完整性的影響.例如:信號在不匹配的傳輸線兩端來回反射形成振鈴,上沖和下沖.因此,

需要優(yōu)化拓?fù)浣Y(jié)構(gòu),調(diào)整互連線阻抗和端接阻抗,PCB尺寸及板層參數(shù),以滿足信號完整性要求.EMI和分層設(shè)計(jì)EMI和分層設(shè)計(jì)

單調(diào)性EMI和分層設(shè)計(jì)

噪聲容限EMI和分層設(shè)計(jì)EMI和分層設(shè)計(jì)EMI和分層設(shè)計(jì)

振鈴和多次跨越邏輯電平閾值EMI和分層設(shè)計(jì)

4)傳輸延遲和阻抗匹配

信號從驅(qū)動端到達(dá)接收端,再由接收端回到驅(qū)動端的傳輸延時(shí)tpd,大于1/6上升或下降時(shí)間tr,即

tpd

>tr/6或tr<

6

tpd

為高速信號.反射信號將在信號改變狀態(tài)之后到達(dá)驅(qū)動端,如果反射信號很強(qiáng),疊加后的波形就可能改變邏輯狀態(tài).該走線為分布參數(shù)系統(tǒng)條件下的傳輸線。反之,如果傳輸延時(shí)tpd小于1/6上升或下降時(shí)間tr,即

tpd≤

tr/6

或tr

≥

6tpd則為低速信號.來自接收端的反射信號將在信號改變狀態(tài)之前到達(dá)驅(qū)動端,疊加的波形不會改變邏輯狀態(tài);這種信號線可不作為傳輸線處理.而是集總參數(shù)系統(tǒng)條件下的理想導(dǎo)線.

為了實(shí)現(xiàn)信號完整性,必須縮短S,并進(jìn)行阻抗匹配.例如,必須縮短時(shí)鐘線.而且,盡量不換層,以保持匹配。EMI和分層設(shè)計(jì)例:微帶線由寬為100mil,位于厚62mil的FR-4(

r=4.7)基板上.L0=0.335

H/m,C0=pF/m.有效介電常數(shù)

r‘=3.54.特性阻抗Zc=L0/C0=53.4Ω.傳播速度v=v0/

3.54=1.59108m/s.傳輸線總長S=20cm,單向時(shí)延tpd=S/v=20cm/1.59108m/s=1.25ns.源由2.5V,25MHz脈沖串表示,具有tr=2ns,50%占空比,源阻抗25Ω,負(fù)載為5pF.不匹配產(chǎn)生振鈴.EMI和分層設(shè)計(jì)EMI和分層設(shè)計(jì)5）如何判斷高速信號?EMI和分層設(shè)計(jì)

傳輸速度v=1/

(

o

o)(m/s),傳輸延遲tpd=s/v(ns),自由空間傳播速度v0=1/

(

o

o)=3108(m/s),單位長度傳輸延遲tpd0=1/v0=3.33(ns/m)=3.33(ps/cm).填充特氟綸r=2.1的同軸電纜,v=v0/

r=2.07108(m/s),單位長度傳輸延遲tpd0=1/v=4.8(ns/m)=48.3(ps/cm).FR-4PCB,

r=4.7,帶狀線,v=v0/

r=1.38108(m/s),單位長度傳輸延遲tpd0=1/v=7.2(ns/m)=72.3(ps/cm).微帶線由于部分位于空氣中,部分位于電介質(zhì)中,介電常數(shù)平均值

r'=(1+4.7)/2=2.85,傳播速度v=v0/

r'=1.777108(m/s),單位長度傳輸延遲tpd0=1/v=5.6(ns/m)=56.3(ps/cm).

也可按有效介電常數(shù)

r'=[(

r+1）/2]〕+[(

r-1）/2]/1+10h/w

計(jì)算。EMI和分層設(shè)計(jì)高速信號的確定BW=1/πtr,BW=f015,f0－時(shí)鐘重復(fù)頻率．

tr

6tpd

=6Stpdo,S－信號線長度．即為高速信號,需進(jìn)行仿真．

tr可用示波器測量，或由手冊查出．例：Fr-4PCB帶狀線(

r=4)中信號的傳播速度15.24(cm/ns);單位長度帶狀線中信號的延遲時(shí)間為tpdo=0.066(ns/cm)例；Fr-4PCB帶狀線,Z0=60Ωtpd0=0.065(ns/cm).例：Fr-4PCB微帶線

w=10mils,T=1mils,H=30mils,Z0=102.8Ωtpd0=0.069ns/cm.

需要注意的是：“高速”設(shè)計(jì)并不是只適用于以較高時(shí)鐘速率運(yùn)行的設(shè)計(jì)，隨著驅(qū)動器的上升和下降時(shí)間縮短，信號完整性和EMC問題就會加大。如果所用芯片的信號和時(shí)鐘邊沿速率為1至2ns或更快，即使時(shí)鐘運(yùn)行在幾兆赫,也要考慮。EMI和分層設(shè)計(jì)

阻抗匹配方法有:

串聯(lián)電阻并聯(lián)電阻戴維南網(wǎng)絡(luò)

RC網(wǎng)絡(luò)二極管陣等。3.阻抗匹配

為了實(shí)現(xiàn)信號完整性，必須縮短S并進(jìn)行阻抗匹配.EMI和分層設(shè)計(jì)EMI和分層設(shè)計(jì)

戴維寧端接采用上拉下拉電阻R1和R2，通過R1和R2吸收反射。EMI和分層設(shè)計(jì)

AC端接在戴維寧端接基礎(chǔ)上串接電容，這樣直流分量為0，可以減少直流消耗。缺點(diǎn)是由于電容增加了信號的延遲，復(fù)雜度提高,且要求邏輯0，1的對稱性較好Z0RT

?Z0CTbasedonfrequencyEMI和分層設(shè)計(jì)二極管端接適合阻抗難以匹配以及多驅(qū)動多負(fù)載的復(fù)雜情況缺點(diǎn)是要求二極管具有很高的導(dǎo)通速率，且因二極管的非線性將導(dǎo)致信號頻譜的畸變，影響信號質(zhì)量Z0+V(GND-0.7)<VIN<(PWR+0.7)EMI和分層設(shè)計(jì)串行端接在源端串接小電阻RS（典型阻值為10歐到7歐），使源端的輸出阻抗加RS與傳輸線的特性阻抗（Z0）匹配EMI和分層設(shè)計(jì)AEMI和分層設(shè)計(jì)4網(wǎng)絡(luò)拓?fù)渚W(wǎng)絡(luò)拓?fù)銷et(PhysicalNet)是兩個(gè)或更多元件之間的連接.如CLK0_1和CLK0R之間的連接.Xnet(ElectricalNet)

是驅(qū)動器(Drivers)和接收器(Receivers)之間的連接,包含所有通過電阻、電容或連接器連接的Driver和Receiver.拓?fù)浣Y(jié)構(gòu)均指Xnet的拓?fù)?

EMI和分層設(shè)計(jì)Net(PhysicalNet)與Xnet(ElectricalNet)

實(shí)體網(wǎng)絡(luò)Net(PhysicalNet):任意點(diǎn)對點(diǎn)連接構(gòu)成.

延展網(wǎng)絡(luò)Xnet(ElectricalNet):信號從輸出端到接收端的整個(gè)路徑范圍.EMI和分層設(shè)計(jì)點(diǎn)到點(diǎn)的拓?fù)浞抡?點(diǎn)到多點(diǎn)的拓?fù)浞抡?典型結(jié)構(gòu)有星型和菊花鏈型.例如,每條分支上都需要終端電阻.I05和其它4個(gè)對象構(gòu)成雙向總線互連關(guān)系,即星型.菊花鏈型即從驅(qū)動端開始,依次到達(dá)各接收端.所占用的空間較小,可用單一電阻匹配,有利于控制諧波騷擾.

時(shí)鐘信號拓?fù)?/p>

星型拓?fù)浣Y(jié)構(gòu)菊花鏈型結(jié)構(gòu)EMI和分層設(shè)計(jì)5信號完整性

過去，BW=1/πtr在10MHz以下，主要挑戰(zhàn)是布通所有信號線。由于互連線不影響系統(tǒng)性能，對信號來講，互連線是暢通透明的。但當(dāng)BW=1/πtr超過100MHz時(shí)，互連線不再暢通透明，出現(xiàn)了信號完整性問題。信號完整性問題指的是，在高速產(chǎn)品中由互連線引起的所有問題。EMI和分層設(shè)計(jì)

信號完整性（SignalIntegrity，簡稱SI）是指在信號線上的信號質(zhì)量及信號定時(shí)的準(zhǔn)確性。即在要求的時(shí)間內(nèi)，信號能以要求的時(shí)序、持續(xù)時(shí)間和電壓幅度作出響應(yīng)，不失真的從源端傳送到接收端，則該信號是完整的。所以，信號完整性分析是以電壓波形為主的分析。信號完整性具有兩個(gè)基本條件：（1）空間完整性，即信號幅值完整性。必須保證信號狀態(tài)為高電平時(shí)，不低于邏輯門的高電平閾值區(qū)VH,信號狀態(tài)為低電平時(shí)，不高于邏輯門的低電平閾值區(qū)VL；（2）時(shí)間完整性，即信號能滿足要求的時(shí)序和持續(xù)時(shí)間。人們普遍認(rèn)為在高速系統(tǒng)中的關(guān)鍵問題是時(shí)鐘頻率。其實(shí)，時(shí)鐘的上升/下降時(shí)間tr才是最關(guān)鍵的因素。在高速電路中，可以用電流變化和時(shí)間變化之比dI/dt表示一個(gè)變化很快的電流。dt等于電流的上升或下降時(shí)間tr，dI/dt引出了信號完整性問題。EMI和分層設(shè)計(jì)

時(shí)序是高速系統(tǒng)的核心問題.如果定時(shí)不準(zhǔn)確,則不能得到準(zhǔn)確的邏輯.信號傳輸時(shí),任何發(fā)生在驅(qū)動端,互連線或接收端的延時(shí)或波形畸變都會導(dǎo)致傳輸失敗.

破壞信號完整性的原因有:所使用的芯片切換速度過快;端接元件布設(shè)不合理、電路互連不合理以及傳輸線、過孔等引起的阻抗不連續(xù);線距過小引起的串?dāng)_以及尖峰電壓等都會引起信號完整性問題。信號完整性問題包括反射、串?dāng)_、過沖、振蕩、時(shí)延和電磁騷擾發(fā)射等。信號完整性分析的目標(biāo)是保證可靠的高速數(shù)據(jù)傳輸.高速數(shù)字系統(tǒng)設(shè)計(jì)成功的關(guān)鍵在于保持信號的完整性。

EMI和分層設(shè)計(jì)

帶寬BW指的是能夠保持信號完整性的頻率范圍：

BW（Hz）=1/

tr

信號開始失真或信噪比（S/N）開始下降時(shí)，開始失去信號完整性，需要考慮信號完整性問題。

tr

減小及PCB存在引線電感L、線間電容C，將引起?I噪聲電壓V=L×dI/tr,導(dǎo)致S/N下降，失去信號完整性。保持傳輸延時(shí)tpd小于1/6上升或下降時(shí)間tr,即

tpd≤

tr/6

或tr

≥

6tpd即保持系統(tǒng)尺寸S≤臨界長度=

x(cm)/6則為低速信號,可保持信號完整性.因此,

需要優(yōu)化拓?fù)浣Y(jié)構(gòu),調(diào)整端接阻抗,縮短系統(tǒng)尺寸,以滿足信號完整性要求.EMI和分層設(shè)計(jì)6.如何保證信號完整性

1)信號的反射與振鈴

傳輸線沒有被正確終端匹配，來自驅(qū)動端的信號在接收端被反射，引發(fā)不預(yù)期效應(yīng)，使信號輪廓失真。如果驅(qū)動端的阻抗與傳輸線不匹配，反射信號被反射到接收端，這樣循環(huán)就會發(fā)生振鈴現(xiàn)象,進(jìn)入不確定區(qū).反射信號的強(qiáng)度按照如下公式，其大小取決于阻抗的不連續(xù)程度EMI和分層設(shè)計(jì)EMI和分層設(shè)計(jì)

信號反射產(chǎn)生原因和預(yù)防措施

產(chǎn)生原因:過長走線,終端不匹配

預(yù)防措施:嚴(yán)格控制關(guān)鍵網(wǎng)線的走線長度，減小傳輸線效應(yīng)通過合理的終端匹配避免阻抗的不連續(xù)分布通過調(diào)整走線寬度，介質(zhì)厚度等控制走線的特征阻抗EMI和分層設(shè)計(jì)2)信號的延時(shí)和時(shí)序錯(cuò)誤

傳輸線信號延時(shí)和時(shí)序錯(cuò)誤表現(xiàn)為：信號從驅(qū)動端到達(dá)接收端存在傳輸延遲或信號在邏輯電平的高、低門限之間保持一段時(shí)間不跳變.導(dǎo)致不準(zhǔn)確的定時(shí),造成器件的邏輯誤動,可能在時(shí)鐘的前后沿處采集不到準(zhǔn)確的邏輯.而信號定時(shí)是否準(zhǔn)確,是數(shù)字系統(tǒng)能否正確工作的關(guān)鍵;

多數(shù)情況下一個(gè)網(wǎng)絡(luò)有一個(gè)驅(qū)動端和多個(gè)接收端，必須嚴(yán)格控制各個(gè)接收端信號到達(dá)的有效的偏移（skew），確保在最壞的情況下能夠正常工作.EMI和分層設(shè)計(jì)EMI和分層設(shè)計(jì)

過長的信號延遲可能導(dǎo)致時(shí)序和功能的混亂.驅(qū)動過載、走線過長、傳輸線上的等效電容和電感等都會對信號的數(shù)字切換產(chǎn)生延遲.加上傳輸線特性阻抗與負(fù)載阻抗不匹配,將引起反射;當(dāng)驅(qū)動端也不匹配時(shí)將引起振鈴和環(huán)繞振蕩，使得信號不能滿足接收端正確接收所需要的時(shí)間，從而導(dǎo)致接收錯(cuò)誤。EMI和分層設(shè)計(jì)3)上沖和下沖上沖是指信號的電平超過邏輯門的最大工作閾值或小于邏輯門最小工作閾值；下沖是指信號的電平小于邏輯門的最大工作閾值或大于邏輯門的最小工作閾值上沖和下沖會造成多次邏輯誤動的錯(cuò)誤鉗位電路改善上沖/下沖，在高速情況下很難實(shí)現(xiàn)，而良好的阻抗匹配可以有效的解決上沖/下沖問題.EMI和分層設(shè)計(jì)EMI和分層設(shè)計(jì)4)振鈴和多次跨越邏輯電平閾值EMI和分層設(shè)計(jì)

數(shù)字信號接收設(shè)備用來識別高電平和低電平的區(qū)域稱為閾值區(qū).即VH和VL.必須保證狀態(tài)為高電平時(shí)不低于VH,低電平時(shí)不高于VL.VH和VL之間為不確定區(qū).但存在上沖,下沖和振鈴時(shí),其電平就可能落入不確定區(qū).造成多次跨越邏輯電平閾值錯(cuò)誤.

當(dāng)傳輸線時(shí)延t