EDA實驗報告 觸發(fā)器及應用及移位寄存器

EDA實驗報告實驗目的：觸發(fā)器的工作原理?；緯r序電路的VHDL代碼編寫。按鍵消抖電路應用。定制LPM原件。VHDL語言中元件例化的使用。移位寄存器的工作原理及應用。實驗要求：運用LPM原件定制DFF觸發(fā)器，并調用LPM定制的DFF觸發(fā)器，用VHDL語言的元件例化實現(xiàn)消抖電路并了解其工作原理。移位寄存器是用來寄存二進制數(shù)字信息且能進行信息移位的時序邏輯電路。根據(jù)移位寄存器存取信息的方式不同可分為串入串出、串入并出、并入串出、并入并出4種形式，并通過數(shù)碼管顯示出來。實驗原理：消抖電路由于一般的脈沖按鍵與電平按鍵采用機械開關結構，其核心部件為彈性金屬簧片。按鍵信號在開關撥片與觸點接觸后經多次彈跳才會穩(wěn)定。本實驗采用消抖電路消除抖動以獲得一個穩(wěn)定的電平信號。移位寄存器移位寄存器具有左移、右移、并行輸入數(shù)據(jù)、保持及異步清零5種功能。其中A、B、C、D為并行輸入端，、、、為并行輸出端；SRSI為右移串行輸入端，SLSI為左移串行輸入端；S1、S0為模式控制端；CLRN為異步清零端；CLK為時鐘脈沖輸入端。實驗具體步驟：消抖電路.用lpm定制DFF<1>.設置lpm_ff選擇InstalledPlug-Ins→Storage→lpm_ff項；<2>.設置輸入data為1位，clock為時鐘信號，類型為D型；<3>.添加異步清零和異步置1；其VHDL語言為：LIBRARYieee;USEieee.std_logic_1164.all;LIBRARYlpm;USElpm.all;ENTITYmydffIS PORT ( clock :INSTD_LOGIC; data :INSTD_LOGIC; q :OUTSTD_LOGIC );ENDmydff;ARCHITECTURESYNOFmydffIS SIGNALsub_wire0 :STD_LOGIC_VECTOR(0DOWNTO0); SIGNALsub_wire1 :STD_LOGIC; SIGNALsub_wire2 :STD_LOGIC; SIGNALsub_wire3 :STD_LOGIC_VECTOR(0DOWNTO0); COMPONENTlpm_ff GENERIC( lpm_fftype :STRING; lpm_type :STRING; lpm_width :NATURAL ); PORT( clock :INSTD_LOGIC; q :OUTSTD_LOGIC_VECTOR(0DOWNTO0); data :INSTD_LOGIC_VECTOR(0DOWNTO0) ); ENDCOMPONENT;BEGIN sub_wire1<=sub_wire0(0); q<=sub_wire1; sub_wire2<=data; sub_wire3(0)<=sub_wire2; lpm_ff_component:lpm_ff GENERICMAP( lpm_fftype=>"DFF", lpm_type=>"LPM_FF", lpm_width=>1 ) PORTMAP( clock=>clock, data=>sub_wire3, q=>sub_wire0 );ENDSYN;(2).VHDL結構式描述頂層--Toplevelentityxiaodoulibraryieee;useieee.std_logic_1164.all;entityxiaodouisport(d_in,clk:instd_logic;clk_out:outstd_logic);endxiaodou;architecturexiaodou_archofxiaodouiscomponentmydffis--元件例化 PORT ( clock :INSTD_LOGIC; data :INSTD_LOGIC; q :OUTSTD_LOGIC );ENDcomponent;signalx,y:std_logic;begindff1:mydffportmap(clock=>clk,data=>d_in,q=>x);dff2:mydffportmap(clk,x,y);clk_out<=xand(noty);endxiaodou_arch;.功能仿真波形：移位寄存器.74194功能驗證電路.74194功能仿真結果仿真分析：clrn=1，clk上升時，s為11，移位寄存器并行置數(shù)，此時abcd=1010，q_abcd=1010；clrn=0，移位寄存器進行清零，此時有q_abcd=0000；clrn=1，clk上升時，s為01，sl_sr為01，移位寄存器串行右移補1，輸出q_abcd=1000；clrn=1，clk上升時，s為01，sl_sr為10，移位寄存器串行右移補0，輸出q_abcd=0100；clrn=1，clk上升時，s為10，sl_sr為10，移位寄存器串行左移補1，輸出q_abcd=1001；clrn=1，clk上升時，s為10，sl_sr為01，移位寄存器串行左移補0，輸出q_abcd=0010。結論：輸出結果與74194的真值表相符，得仿真驗證正確。思考題1.VHDL元件例化語句作用是什么？如何調用標準的jkff(tff)元件？答：元件例化是用于結構式描述方式時調用庫元件或底層實體。元件例化是系統(tǒng)層次化設計的一種重要途徑。元件例化語句由元件聲明語句和元件描述語句兩部分構成。格式：component元件名[generic<參數(shù)說明>；]port<端口說明>；endcomponent；標號：元件名portmap([端口名=>]信號名，...)2.VHDl語言中邊沿觸發(fā)的signal如何描述？VHDL描述時序電路是signal的作用是什么？答：上升沿：clk’=1；下降沿：clk’=0在時序電路中signal作為中間信號，起連線內部電路的作用。3.lpm_ff定制時clear、load、set輸入有哪兩類？答：clear、load、set有synchronousinputs和asynchronousinputs兩類，S類為同步清零操作，A類為異步清零操作。4.簡單說明移位寄存器的概念及應用情況？答：移位寄存器是用來寄存二進制數(shù)字信息且能進行信息移位的時序邏輯電路。根據(jù)移位寄存器存取信息的方式不同可分為串入串出、串入并出、并入串出、并入并出4種形式，并通過數(shù)碼管顯示出來。移位寄存器可構成計數(shù)器、順序脈沖發(fā)生器、串行累加器、串并轉換。5.仿真常規(guī)步驟是什么？有什么注意事項？答：1、參數(shù)設置：Gridsize和Endtime。2、添加節(jié)點或總線后的信號整合與位置分配。注意事項：激勵輸入信號與待分析輸出信號上下放置，界限分明；時鐘信號置頂，其他信號按照“異步控制→同步控制→數(shù)據(jù)輸入”順序想下放置；3、激勵輸入及分段仿真。注意事項：將時間軸分為連續(xù)的時間段，一時間段完成一小步實驗內容，一小段