系統(tǒng)封裝與測試

系統(tǒng)封裝與測試一、集成電路的封裝方法雙列直插式（DIP：DualIn-linePackage)表面安裝封裝（SMP：SurfaceMountedPackage）球型陣列封裝（BGA：BallGridArrag）芯片尺寸封裝（CSP：ChipScalePackage)晶圓級尺寸封裝（WLP：WaferLevelCSP）薄型封裝（PTP：PaperThinPackage）多層薄型封裝（StackPTP）裸芯片封裝（COB，F(xiàn)lipchip）1系統(tǒng)封裝

DIP封裝結(jié)構(gòu)形式

1965年陶瓷雙列直插式DIP和塑料包封結(jié)構(gòu)式DIP

引腳數(shù)：6~64，引腳節(jié)距：2.54mm

衡量一個芯片封裝技術(shù)先進與否的重要指標是芯片面積與封裝面積之比，這個比值越接近1越好。

例：40根I/O引腳塑料雙列直插式封裝(PDIP)的CPU

芯片面積/封裝面積=3×3/15.24×50=1：86

這種封裝尺寸遠比芯片大，說明封裝效率很低，占去了很多有效安裝面積。

Intel公司這期間的CPU如8086、80286都采用PDIP封裝。SMP表面安裝封裝1980年出現(xiàn)表面安裝器件，包括：小外型晶體管封裝（SOT）翼型（L型）引線小外型封裝（SOP）丁型引線小外型封裝（SOJ）塑料丁型四邊引線片式載體（PLCC）塑料L型四邊引線扁平封裝（PQFP）引線數(shù)為：3~300，引線節(jié)距為1.27~0.4mm

例：0.5mm焊區(qū)中心距，208根I/O引腳的QFP封裝的CPU

外形尺寸28×28mm，芯片尺寸10×10mm，

芯片面積/封裝面積=10×10/28×28=1：7.8

QFP比DIP的封裝尺寸大大減小。QFP的特點是:

1.適合用SMT表面安裝技術(shù)在PCB上安裝布線;

2.封裝外形尺寸小，寄生參數(shù)減小，適合高頻應(yīng)用;

BGA球柵陣列封裝

90年代出現(xiàn)球柵陣列封裝，BGA封裝特點:

1.I/O引腳數(shù)雖然增多，但引腳間距遠大于QFP，從而提高了組裝成品率;

2.雖然它的功耗增加，但BGA能用可控塌陷芯片法焊接，從而可以改善它的電熱性能；

BGA球柵陣列封裝BGA的外引線為焊料球，焊球節(jié)距為1.5~1.0mm。BGA封裝比QFP先進，但它的芯片面積/封裝面積的比值仍很低。

改進型的BGA稱為μBGA，按0.5mm焊區(qū)中心距，芯片面積/封裝面積的比為1:4，比BGA前進了一大步。

Intel公司對這種集成度很高(單芯內(nèi)達300萬只以上晶體管)，功耗很大的CPU芯片，如Pentium、PentiumPro、PentiumⅡ采用陶瓷針柵陣列封裝CPGA和陶瓷球柵陣列封裝CBGA，并在外殼上安裝微型排風扇散熱，從而達到電路的穩(wěn)定可靠工作。

CSP芯片尺寸封裝

1994年9月日本三菱電氣研究出一種

芯片面積/封裝面積=1：1.1的封裝結(jié)構(gòu)，其封裝外形尺寸只比裸芯片大一點點。也就是說，單個IC芯片有多大，封裝尺寸就有多大，從而誕生了一種新的封裝形式——CSP。CSP封裝具有以下特點:

1.滿足了LSI芯片引出腳不斷增加的需要;

2.解決了IC裸芯片不能進行交流參數(shù)測試和老化篩選的問題;

晶圓級尺寸封裝WLPWLP可以有效提高封裝集成度，是芯片尺寸封裝CSP中空間占用最小的一種。傳統(tǒng)封裝是以劃片后的單個芯片為加工目標，而WLP的處理對象為晶圓，直接在晶圓上進行封裝和測試，隨后切割成一顆顆己經(jīng)封裝好的IC，然后在IC上生長金屬凸點，用倒裝技術(shù)粘貼到基板或玻璃基底上，最后再裝配到PCB上。

晶圓級尺寸封裝WLP薄型封裝PTP和多層薄型封裝（StackPTP）

單層PTP厚度：30~50微米在IC卡的應(yīng)用中多采用單層的PTP

多層PTP：大生產(chǎn)3~5層實驗室10~14層裸芯片技術(shù)（COB，F(xiàn)lipchip）COB技術(shù)：芯片主體和I/O端子在晶體的上方，在焊接時將此裸片用導(dǎo)電、導(dǎo)熱膠粘接在PCB上，凝固后用Bonger機將金屬絲（Al/Au）在超聲、熱壓的作用下，分別連接在芯片的I/O端子焊區(qū)和PCB相應(yīng)的焊盤上，測試合格后，再封上樹脂膠。與其它封裝技術(shù)相比，COB技術(shù)有以下優(yōu)點：價格低廉、節(jié)約空間、工藝成熟。缺點：另配焊接機和封裝機、封裝速度慢、PCB貼片對環(huán)境要求更為嚴格、無法維修。

Flipchip技術(shù)：又稱為倒裝片，與COB相比，芯片結(jié)構(gòu)與I/O端子（錫球）方向朝下，由于I/O引出端分布于整個芯片表面，故在封裝密度和處理速度上已達到頂峰。它可以采用SMT技術(shù)的手段來加工，是封裝技術(shù)及高密度安裝的方向。90年代，該技術(shù)已在多種行業(yè)的電子產(chǎn)品中加以推廣，特別是用于便攜式的通信設(shè)備中。二、多芯片模塊（MCM）

將高集成度、高性能、高可靠的CSP芯片(IC)和專用集成電路芯片(ASIC)在高密度多層互聯(lián)基板上用表面安裝技術(shù)(SMT)組裝成為多種多樣電子組件、子系統(tǒng)或系統(tǒng)。

MCM的特點有:

1.封裝延遲時間縮小，易于實現(xiàn)組件高速化。

2.縮小整機/組件封裝尺寸和重量，一般體積減小1/4，重量減輕1/3。

二維MCM：所有元件安置在一個平面上。三維MCM：在X-Y平面和Z方向上安置元件，所有元件以疊層的方式被封裝在一起。三維MCM的特點：重量更輕體積更小更高的組裝效率更高的可靠性縮短信號延遲時間降低功耗減小信號噪聲

MCM封裝模式

三、片上系統(tǒng)（systemonachip)作為新一代集成技術(shù)的片上系統(tǒng)（SOC）直接將系統(tǒng)設(shè)計并制作在同一個芯片上。SOC具有高性能、高密度、高集成度、高可保性和低費用的優(yōu)點，有著十分誘人的應(yīng)用前景。目前在實際應(yīng)用中SOC還而臨著很多限制因素，包括現(xiàn)階段lP資源還不夠豐富、研發(fā)成本高及設(shè)計周期長、生產(chǎn)工藝復(fù)雜、成品率不高等。此外在SOC中采用混合半導(dǎo)體技術(shù)（如GaAs和SiGe）也存在問題。

速度——密度質(zhì)量因子封裝工藝質(zhì)量因子（英寸/10-9秒）×（英寸/英寸2）

SOC

28.0 MCM 14.0 PCB 2.2

MCM與SOC比較隨著芯片規(guī)模的不斷擴大，可以將一個完整的電子系統(tǒng)集成在一塊芯片中，即系統(tǒng)級芯片SOC。SOC有高性能、低功耗、體積小等諸多優(yōu)點，是下一代集成電路發(fā)展的主要方向。MCM在速度、密度和費用上比不上SOC，但MCM允許多電源和多工藝混合的電路。將多個IC和無源元件封裝在高性能基板上形成一個系統(tǒng)，它可方便兼容不同制造技術(shù)的芯片，例如CMOS硅芯片，RF、大功率電路SiC、SiGe、GeAs芯片，從而使封裝由單芯片級進入系統(tǒng)集成級。安裝在MCM上的所有芯片可以預(yù)先測試，也可以更換。基片上的布線也可預(yù)先測試和修理。因此有較大的靈活性和比SOC更高的成品率。MCM的金屬熔合和熱消除是目前存在的問題。

任何集成電路不論在設(shè)計過程中經(jīng)過了怎樣的仿真和檢查，在制造完成后都必須通過測試來最后驗證設(shè)計和制作的正確性。

集成電路測試技術(shù)的綜合性：半導(dǎo)體技術(shù)、電路技術(shù)、計算技術(shù)、儀器儀表技術(shù)等。測試的意義：（1）直觀地檢查設(shè)計的具體電路能像設(shè)計者要求的那樣正確工作。（2）確定電路失效的原因和所發(fā)生的具體部位，以便改進設(shè)計和修正錯誤。2系統(tǒng)測試測試的分類：

鑒定測試生產(chǎn)測試用戶測試可靠性測試電學性能測試鑒定測試：為了鑒定與檢驗產(chǎn)品在規(guī)定環(huán)境條件下各種指標是否滿足規(guī)定要求而進行的測試。生產(chǎn)測試：新產(chǎn)品定型投產(chǎn)以后在生產(chǎn)線上進行某些項目的測試和檢驗，其目的是保證出廠產(chǎn)品質(zhì)量的合格性和監(jiān)督生產(chǎn)工藝的穩(wěn)定程度。（1）園片測試（管芯測試、初測）（2）成品測試（成測、末測）用戶測試：考慮到誤測、裝運、儲存所引起的缺陷或失效及用戶的特殊要求。（1）驗收測試：與廠家成測的內(nèi)容相同，但對集成電路進行百分之百的功能檢查。（2）插件板和系統(tǒng)測試：將集成電路與其它電路組成插件板或整機后，模擬實際使用情況進行測試?？煽啃詼y試：為評價和分析集成電路可靠性進行的測試。（1）篩選測試（2）壽命測試電學性能測試：（1）直流測試（2）交流測試（3）動態(tài)測試（4）功能測試（5）工作范圍測試

測試、生產(chǎn)和應(yīng)用的關(guān)系集成電路芯片測試的兩種基本形式完全測試：對芯片進行全部狀態(tài)和功能的測試，要考慮集成電路的所有狀態(tài)和功能，即使在將來的實際應(yīng)用中有些并不會出現(xiàn)。完全測試是完備集。在集成電路研制階段，為分析電路可能存在的缺陷和隱含的問題，應(yīng)對樣品進行完全測試。功能測試：只對集成電路設(shè)計之初所要求的運算功能或邏輯功能是否正確進行測試。功能測試是局部測試。在集成電路的生產(chǎn)階段，通常采用功能測試以提高測試效率降低測試成本。完全測試的含義例如：N個輸入端的邏輯，它有2N個狀態(tài)。組合邏輯：在靜態(tài)狀態(tài)下，需要2N個順序測試矢量。動態(tài)測試應(yīng)考慮狀態(tài)轉(zhuǎn)換時的延遲配合問題，僅僅順序測試是不夠的。時序電路：由于記憶單元的存在，電路的狀態(tài)不但與當前的輸入有關(guān)，還與上一時刻的信號有關(guān)。它的測試矢量不僅僅是枚舉問題，而是一個排列問題。最壞情況下它是2N個狀態(tài)的全排列，它的測試矢量數(shù)目是一個天文數(shù)字?？蓽y試性成為VLSI設(shè)計中的一個重要部分

可測試性問題問題的提出：從測試技術(shù)的角度而言要解決測試的可控制性和可觀測性，希望內(nèi)部的節(jié)點都是“透明的”，這樣才能通過測試判定電路失效的癥結(jié)所在。但是，電路制作完成后，各個內(nèi)部節(jié)點將不可直接探測，只能對系統(tǒng)輸入一定的測試矢量，在輸出端觀察到所測節(jié)點的狀態(tài)。測試的難點：可測試性與電路的復(fù)雜性成正比，對于一個包含了數(shù)萬個內(nèi)部節(jié)點的VLSI系統(tǒng)，很難直接從電路的輸入/輸出端來控制和觀察這些內(nèi)部節(jié)點的電學行為。為解決可測試性問題，從設(shè)計之初就要予以考慮?？蓽y試性設(shè)計的基本方法轉(zhuǎn)變測試思想將輸入信號的枚舉與排列的測試方法轉(zhuǎn)變?yōu)閷﹄娐穬?nèi)部各個節(jié)點的測試，即直接對電路硬件組成單元進行測試。具體方法：（1）分塊測試，降低測試的復(fù)雜性。（2）采用附加電路使測試生成容易，改進電路的可控制性和可觀察性，覆蓋全部的硬件節(jié)點。（3）加自測電路，使測試具有智能化和自動化。測試基礎(chǔ)（1）內(nèi)部節(jié)點測試方法的基本思想：由于電路制作完成后，各個內(nèi)部節(jié)點將不可直接探測，只能通過輸入/輸出來觀測。對內(nèi)部節(jié)點測試思想是：假設(shè)在待測試節(jié)點存在一個故障狀態(tài)，然后反映和傳達這個故障到輸出觀察點。在測試中如果輸出觀察點測到該