基于fpga的數(shù)字圖像處理系統(tǒng)設(shè)計(jì)

基于fpga的數(shù)字圖像處理系統(tǒng)設(shè)計(jì)

目前，數(shù)據(jù)處理技術(shù)主要用于醫(yī)藥、工業(yè)、軍事、電信和其他領(lǐng)域。多領(lǐng)域的應(yīng)用需求產(chǎn)生了巨大的市場空間,但也對圖像處理系統(tǒng)的實(shí)時(shí)性和準(zhǔn)確性提出更高的要求。傳統(tǒng)的數(shù)字圖像處理系統(tǒng)多采用通用計(jì)算機(jī)加軟件、單片機(jī)或?qū)Ｓ肈SP等來實(shí)現(xiàn)。這些方法要么處理速度較慢,無法滿足現(xiàn)代圖像處理系統(tǒng)的實(shí)時(shí)性要求;要么專業(yè)性太強(qiáng),應(yīng)用受限制。本文提出一種新的基于DSP+FPGA的圖像處理系統(tǒng)。試驗(yàn)表明該系統(tǒng)具有良好的性能。1dsp+fpga結(jié)構(gòu)的數(shù)字圖像處理現(xiàn)場可編程門陣列(FPGA)優(yōu)點(diǎn)主要在于有很強(qiáng)的靈活性,其內(nèi)部邏輯功能可以根據(jù)需要進(jìn)行系統(tǒng)配置,修改和維護(hù)方便。隨著微電子技術(shù)的進(jìn)步,FPGA不再只用于實(shí)現(xiàn)簡單的邏輯功能,他的容量和速度已經(jīng)使他成為系統(tǒng)級設(shè)計(jì)的重要的選擇方案之一。與FPGA相比,DSP適合完成結(jié)構(gòu)更復(fù)雜的算法。在圖像處理系統(tǒng)中,底層的信號預(yù)處理算法要處理的數(shù)據(jù)量很大,對處理速度的要求高,但算法結(jié)構(gòu)相對簡單,適于用FPGA進(jìn)行硬件實(shí)現(xiàn),這樣能同時(shí)兼顧速度及靈活性。高層處理算法的特點(diǎn)是所處理的數(shù)據(jù)量較低層算法少,但算法的控制結(jié)構(gòu)復(fù)雜,適于用運(yùn)算速度快、尋址方式靈活、通信機(jī)制強(qiáng)大的DSP芯片來實(shí)現(xiàn)?；贒SP+FPGA結(jié)構(gòu)的數(shù)字圖像處理系統(tǒng)需要完成圖像采集、數(shù)字化處理、圖像處理、圖像分析、圖像顯示等功能。系統(tǒng)原理框圖如圖1所示。2硬件系統(tǒng)的設(shè)計(jì)2.1saa7113-級配對系統(tǒng)圖像采集系統(tǒng)可采用先進(jìn)的CCD成像技術(shù),利用發(fā)光二極管LED(黑白探頭)或?qū)Ч馐?彩色探頭)對被檢測物體區(qū)進(jìn)行照明。探頭前部的透鏡把被檢測物體成像在CCD上。CCD將光信號轉(zhuǎn)換為電信號,然后通過前端解碼芯片SAA7113經(jīng)過放大、濾波和A/D轉(zhuǎn)換等處理將模擬電信號變?yōu)閿?shù)字格式的圖像信號。SAA7113的時(shí)鐘由一片24.576MHz的晶體提供,產(chǎn)生內(nèi)部所需的LLC(Line-LockedSystemClockOutput)信號及其二分頻信號LLC2(頻率為13.5MHz)。其中LLC2信號用于同步整個(gè)圖像采集系統(tǒng),一個(gè)LLC2周期采集一個(gè)象素的圖像數(shù)據(jù),如圖2所示。使用FPGA模擬的I2C接口可以對SAA7113提供的多個(gè)控制字進(jìn)行讀寫,從而完全控制SAA7113的運(yùn)行。對SAA7113控制字的寫過程如圖3所示。I2C協(xié)議器件的地址是7位,加上讀寫位(寫為“0”,讀為“1”)構(gòu)成一個(gè)完整的字節(jié)。SAA7113的器件地址是0100,101,加上讀寫位后:器件地址+寫=01001010即4AH;器件地址+讀=0100,1011即4BH。從地址是器件內(nèi)部分配的地址。SAA7113提供00~1F,40~62共43個(gè)控制字。SAA7113讀控制字的過程如圖4所示。I2C協(xié)議中的讀操作比寫操作復(fù)雜。首先完成對器件地址和從地址的寫操作,然后發(fā)送一個(gè)4BH(器件地址+讀),可以開始接收數(shù)據(jù),數(shù)據(jù)傳輸結(jié)束時(shí)發(fā)送終止信號。2.2圖像單元設(shè)計(jì)圖像處理單元的核心部分是DSP,FPGA及外圍的各種存儲設(shè)備。2.2.1擴(kuò)展接口設(shè)計(jì)根據(jù)實(shí)時(shí)性和數(shù)據(jù)處理精度的要求采用TI公司的TMS320C6713浮點(diǎn)DSP處理器,具有改進(jìn)的哈佛總線結(jié)構(gòu),主頻高達(dá)255MHz,內(nèi)部有容量為192k的高性能存儲器,同時(shí)有一個(gè)外部存儲器擴(kuò)展接口,一個(gè)32b總線擴(kuò)展接口可以進(jìn)行同步和異步存儲器擴(kuò)展。采用先進(jìn)的VLIW(VeryLongInstructionWord)結(jié)構(gòu)內(nèi)核。可以單周期發(fā)生多條指令,實(shí)現(xiàn)很高的指令級并行效率。TI公司配合C6000推出的世界上第一個(gè)效率可以達(dá)70%~80%的匯編語言級C編譯器,他產(chǎn)生的代碼的平均效率是以往DSP編譯器的3倍。TMS320C6713設(shè)計(jì)工作在225MHz的頻率,外部提供50MHz的外部時(shí)鐘。為了能夠正常的工作,其內(nèi)部鎖相環(huán)可以配置為乘以9除以2模式,從而內(nèi)部獲得225MHz的時(shí)鐘,他是整個(gè)系統(tǒng)的核心。對采集到的圖像信號實(shí)時(shí)的進(jìn)行濾波、分割、分析等處理。系統(tǒng)由DSP通過芯片上的HPI接口與主機(jī)進(jìn)行通信,接受主機(jī)控制命令并向主機(jī)傳輸采樣數(shù)據(jù)。2.2.2fpga控制器在一些結(jié)構(gòu)復(fù)雜的算法處理當(dāng)中DSP功能強(qiáng)大,但其控制功能相對較弱。相反,在高速數(shù)據(jù)采集方面,FPGA時(shí)鐘頻率高,內(nèi)部時(shí)延小。因此可以采用FPGA用于A/D采樣控制、信號預(yù)處理以及整個(gè)系統(tǒng)的邏輯控制。本方案采用Xilinx公司的Spartan-IIEFamily-1.8Volt系列FPGA的XC2S300E。他的系統(tǒng)門密度為300000,邏輯單元數(shù)量為6192,配置存儲器容量可達(dá)1.9M。全部控制邏輯由硬件完成,實(shí)現(xiàn)了控制與運(yùn)算的分離,這樣充分利用了DSP和FPGA各自的優(yōu)點(diǎn),提高了系統(tǒng)的處理功能,從而充分的滿足了系統(tǒng)實(shí)時(shí)性的要求。2.2.3fpga接口方式FPGA和DSP都具有很高的數(shù)據(jù)處理速度,如何將這兩個(gè)器件的處理速度協(xié)調(diào)起來,會直接影響整體系統(tǒng)的運(yùn)行速度,這就是FPGA如何與DSP接口的問題。關(guān)鍵是選擇TMS320C6713的接口方式和配置FPGA的片內(nèi)RAM。TMS320C6713主要有兩種與外部存儲器的接口方式,即EMIF和HPI。HPI的最大數(shù)據(jù)寬度是16位,而EMIF則是32位。采用TMS320C6713與SDRAM用EMIF的方式接口。同時(shí),FPGA內(nèi)部的存儲器主要是BlockRAM,可用作雙口RAM,正好可將FPGA模塊中的結(jié)果緩沖器設(shè)為雙口RAM,一端是輸入,另一端則模擬為SDRAM的接口。這樣就將FPGA與DSP有機(jī)地連接在一起。2.2.4對驅(qū)動模塊v00TMS320C6713是一款提供多種協(xié)議接口無縫連接的CPU。他集成了外部總線接口(EMIF)外設(shè),EMIF控制對外部存儲設(shè)備和外部I/O設(shè)備的訪問。本系統(tǒng)通過EMIF擴(kuò)展了256k×16b的FLASH芯片AM29LV400,用于存儲程序代碼和采集到的圖像數(shù)據(jù)。其映射到TMS320C6713存儲器映射表的CE1空間。外部的FLASH存儲器作為boot存儲器,起始地址位CE1(address:0x90000000),FLASH接口為256k×16。因此他支持DSP的16-bitboot模式,但是為了滿足6713的boot模式,FLASH要配置成8-bit模式。另外還擴(kuò)展了4M×32b的SDRAM芯片MT48LC4M32B2,主要用于程序?qū)嶋H運(yùn)行時(shí)占用的程序和數(shù)據(jù)空間。其映射到TMS320C6713存儲器映射表的CE0空間。系統(tǒng)的上電運(yùn)行過程是通過ROMBOOTLOADER方式把程序代碼Load到SDRAM空間去。主程序和圖像采集處理程序都在SDRAM空間運(yùn)行。3輸出防止pal制的信號主要由后端編碼芯片和VGA顯示器組成。后端編碼芯片采用AVERLOGIC公司的AL250。他可以自動檢測NTSC/PAL制的輸入信號。輸出VGA信號分辨率為640×480(NTSC制)或768×576(PAL制)。其內(nèi)部高度集成,內(nèi)建DAC(數(shù)/模轉(zhuǎn)換器)、SRAM和LUT(查找表,提供GAMMA校正等功能)。由AL250將隔行TV信號轉(zhuǎn)換為逐行VGA格式的RGB信號。并通過VGA顯示器顯示。4視頻顯示模塊fpga每次采樣時(shí),FPGA將從SAA7113接收到一幀圖像數(shù)據(jù)保存到SRAM中,此時(shí)DSP等待;采樣結(jié)束后,DSP與FPGA進(jìn)行總線切換,分別連接到與上次不同的SRAM上,DSP開始讀取數(shù)據(jù),FPGA開始采集數(shù)據(jù)。每當(dāng)DSP和FPGA都完成各自的任務(wù)時(shí),就進(jìn)行總線切換。交換連接的SRAM。此過程中由FPGA控制程序的流程如圖5所示。視頻圖像由SAA7113進(jìn)行AD變換和視頻解碼后輸出CCIR601標(biāo)準(zhǔn)的視頻數(shù)據(jù)流。他包括16位圖像數(shù)據(jù)(高8位為Y信號,低8位UV信號交叉出現(xiàn));行同步信號HS(在行消隱期間位高電平,其他時(shí)間為低電平);場同步信號VS(在場消隱期間位高電平,其他時(shí)間為低電平);行參考信號HREF(行數(shù)據(jù)有效時(shí)間為高電平)。在PAL制下,標(biāo)準(zhǔn)的CCIR601視頻數(shù)據(jù)為864點(diǎn)/行*625行/場*50場,一場分為兩幀,分別為奇數(shù)行和偶數(shù)行。其中每行有效數(shù)據(jù)為720個(gè)點(diǎn),即HREF維持720個(gè)點(diǎn)。FPGA輸出給AL250進(jìn)行視頻顯示的信號也要滿足這一格式。根據(jù)這一格式,采集時(shí)FPGA將有效的視頻數(shù)據(jù)存入FPGA的OUTFIFO中,同時(shí)以行同步信號作為DSP的中斷信號同志DSP取走FIFO中的數(shù)據(jù)。DSP收到中斷信號后進(jìn)入中斷處理程序,用EDMA從FPGA的OUTFIFO中讀取數(shù)據(jù)到SDRAM中,再用EDMA將一行的數(shù)據(jù)從SDRAM搬到INFIFO中,FPGA產(chǎn)生顯示所需的同步信號和對INFIFO讀取的控制信號,控制INFIFO中的數(shù)據(jù)和同步信號送給AL250,完成顯示功能。目前該系統(tǒng)已經(jīng)成功的應(yīng)用于玻璃缺陷的檢測。圖6為檢測到