計算機組成原理 課件 7(2) 中央處理器

7.6中央處理器的功能和組成7.6.1CPU的功能

若用計算機來解決某個問題，首先要為這個問題編制解題程序，而程序又是指令的有序集合。按“存儲程序”的概念，只要把程序裝入主存儲器后，即可由計算機自動地完成取指令和執(zhí)行指令的任務(wù)。在程序運行過程中，在計算機的各部件之間流動的指令和數(shù)據(jù)形成了指令流和數(shù)據(jù)流。第七章(2)中央處理器7.6.2CPU中的主要寄存器1．通用寄存器

通用寄存器可用來存放原始數(shù)據(jù)和運算結(jié)果，有的還可以作為變址寄存器、計數(shù)器、地址指針等?，F(xiàn)代計算機中為了減少訪問存儲器的次數(shù)，提高運算速度，往往在CPU中設(shè)置大量的通用寄存器，少則幾個，多則幾十個，甚至上百個。通用寄存器可以由程序編址訪問。2．專用寄存器

專用寄存器是專門用來完成某一種特殊功能的寄存器。CPU中至少要有5個專用的寄存器。它們是：程序計數(shù)器(PC)、指令寄存器(IR)、存儲器地址寄存器(MAR)、存儲器數(shù)據(jù)寄存器(MDR)、狀態(tài)標(biāo)志寄存器(PSWR)。第七章(2)中央處理器7.6.3CPU的組成 CPU由運算器和控制器兩大部分組成，圖7-2給出了CPU的模型。在圖7-2中，ID表示指令譯碼器，CU表示控制單元，其作用將在稍后介紹。

控制器的主要功能有：

①從主存中取出一條指令，并指出下一條指令在主存中的位置。

②對指令進行譯碼或測試，產(chǎn)生相應(yīng)的操作控制信號，以便啟動規(guī)定的動作。

③指揮并控制CPU、主存和輸入輸出設(shè)備之間的數(shù)據(jù)流動方向。第七章(2)中央處理器第七章(2)中央處理器7.6.4CPU的主要技術(shù)參數(shù)CPU品質(zhì)的高低直接決定了一個計算機系統(tǒng)的檔次，而CPU的主要技術(shù)參數(shù)可以反映出CPU的大致性能。 1．字長 2．內(nèi)部工作頻率 3．外部工作頻率 4．前端總線頻率 5．片內(nèi)Cache的容量 6．工作電壓 7．地址總線寬度 8．?dāng)?shù)據(jù)總線寬度 9．制造工藝第七章(2)中央處理器7.7控制器的組成和實現(xiàn)方法7.7.1控制器的基本組成第七章(2)中央處理器1.指令部件

(1)程序計數(shù)器 (2)指令寄存器 (3)指令譯碼器 (4)地址形成部件

第七章(2)中央處理器2．時序部件

(1)脈沖源

(2)啟?？刂七壿?/p>

(3)節(jié)拍信號發(fā)生器

第七章(2)中央處理器3．微操作信號發(fā)生器

一條指令的取出和執(zhí)行可以分解成很多最基本的操作，這種最基本的不可再分割的操作稱為微操作。微操作信號發(fā)生器也稱為控制單元(CU)。不同的機器指令具有不同的微操作序列。4．中斷控制邏輯

中斷控制邏輯是用來控制中斷處理的硬件邏輯。有關(guān)中斷的問題將在第8章中專門介紹。第七章(2)中央處理器4.2.2控制器的硬件實現(xiàn)方法

控制器的核心是微操作信號發(fā)生器(控制單元CU)，圖7-4是反映控制單元外特性的框圖。微操作控制信號是由指令部件提供的譯碼信號、時序部件提供的時序信號和被控制功能部件所反饋的狀態(tài)及條件綜合形成的。第七章(2)中央處理器7.8.1時序系統(tǒng)

1．指令周期和機器周期

2．節(jié)拍

第七章(2)中央處理器7.8.2控制方式

CPU的控制方式可以分為以下3種：

1．同步控制方式 2．異步控制方式 3．聯(lián)合控制方式第七章(2)中央處理器7.8.3指令運行的基本過程 1．取指令階段 2．分析取數(shù)階段 3．執(zhí)行階段第七章(2)中央處理器7.8.4指令的微操作序列1．加法指令A(yù)DD@R0，R1

這條指令完成的功能是把R0的內(nèi)容作為地址送到主存以取得一個操作數(shù)，再與R1中的內(nèi)容相加，最后將結(jié)果送回主存中.即實現(xiàn)：((R0))+(R1)→(R0)(1)取指周期

取指周期完成的微操作序列是公共的操作，與具體指令無關(guān)。

①PCout和MARin有效，完成PC經(jīng)CPU內(nèi)部總線送至MAR的操作，

記作(PC)→MAR。

②通過控制總線（圖中未畫出）向主存發(fā)讀命令，記作Read。

第七章(2)中央處理器③存儲器通過數(shù)據(jù)總線將MAR所指單元的內(nèi)容（指令）

送至MDR，記作M(MAR)→MDR。④MDRout和IRin有效，將MDR的內(nèi)容送至指令寄存器，

記作(MDR)→IR。至此，指令被從主存中取出，其操作碼字段開始控制CU。⑤使PC內(nèi)容加1，記作(PC)十1→PC。第七章(2)中央處理器

(2)取數(shù)周期

取數(shù)周期要完成取操作數(shù)的任務(wù)，被加數(shù)在主存中，加數(shù)已放在寄存器R1中。

①R0out和MARin有效，完成將被加數(shù)地址送至MAR的操作，記作(R0)→MAR。

②向主存發(fā)讀命令，記作Read。

③存儲器通過數(shù)據(jù)總線將MAR所指單元的內(nèi)容（即數(shù)據(jù)）送至MDR，同時MDRout和Yin有效，記作M(MAR)→MDR→Y。第七章(2)中央處理器(3)執(zhí)行周期

執(zhí)行周期完成加法運算的任務(wù)，并將結(jié)果寫回主存。①R1out和ALUin有效，同時CU向ALU發(fā)“ADD”控制信號，使R1的內(nèi)容和Y的內(nèi)容相加，結(jié)果送寄存器Z，記作

(R1)+Y→Z；②Zout和MDRin有效，將運算結(jié)果送MDR，記作

(Z)→MDR；③向主存發(fā)寫命令，記作Write。將運算結(jié)果送內(nèi)存，

記作

MDR→(R0)第七章(2)中央處理器2．轉(zhuǎn)移指令JCA(1)取指周期

與上條指令的微操作序列完全相同。(2)執(zhí)行周期

如果有進位(C=1)，則完成(PC)+A→PC的操作，否則跳過以下幾步。①PCout和Yin有效，記作

(PC)→Y(C=1)；②AdIRout和ALUin有效，同時CU向ALU發(fā)“ADD”控制信號，使IR中的地址碼字段A和Y的內(nèi)容相加，結(jié)果送寄存器Z，記作

Ad(IR)+Y→Z(C=1)；③Zout和PCin有效，將轉(zhuǎn)移地址送PC，記作(Z)→PC(C=1)。第七章(2)中央處理器7.9微程序控制原理1．微程序設(shè)計的提出與發(fā)展2．基本術(shù)語(1)微命令和微操作(2)微指令、微地址(3)微周期(4)微程序第七章(2)中央處理器7.9.1微指令編碼法1．直接控制法（不譯碼法）2．最短編碼法3．字段編碼法

第七章(2)中央處理器圖7-10字段直接編碼法第七章(2)中央處理器7.9.2微程序控制器的組成和工作過程1．微程序控制器的基本組成(1)控制存儲器(CM)(2)微指令寄存器(μIR)(3)微地址形成部件(4)微地址寄存器(μMAR)2．微程序控制器的工作過程3．機器指令對應(yīng)的微程序第七章(2)中央處理器圖7-12微程序控制器的基本結(jié)構(gòu)第七章(2)中央處理器7.9.3微程序入口地址的形成1．一級功能轉(zhuǎn)換2．二級功能轉(zhuǎn)換3．通過PLA電路實現(xiàn)功能轉(zhuǎn)換第七章(2)中央處理器圖7-13指令操作碼與微程序入口地址

第七章(2)中央處理器7.9.4后繼微地址的形成1．增量方式（順序—轉(zhuǎn)移型微地址）2．?dāng)喽ǚ绞降谄哒?2)中央處理器7.9.5微程序設(shè)計1．微程序設(shè)計方法(1)水平型微指令及水平型微程序設(shè)計(2)垂直型微指令及垂直型微程序設(shè)計(3)混合型微指令第七章(2)中央處理器2．微指令的執(zhí)行方式

(1)串行方式第七章(2)中央處理器2．微指令的執(zhí)行方式(2)并行方式第七章(2)中央處理器3．微程序仿真

所謂微程序仿真，一般是指用一臺計算機的微程序去模仿另一臺計算機的指令系統(tǒng)，使本來不兼容的計算機之間具有程序兼容的能力。用來進行仿真的計算機稱為宿主機，被仿真的計算機稱為目標(biāo)機。第七章(2)中央處理器4．動態(tài)微程序設(shè)計

動態(tài)微程序設(shè)計的出發(fā)點是為了使計算機能更靈活、更有效地適應(yīng)于各種不同的應(yīng)用目標(biāo)。例如，在不改變硬件結(jié)構(gòu)的前提下，如果計算機配備了兩套可供切換的微程序，一套是用來實現(xiàn)科學(xué)計算的指令系統(tǒng)，另一套是用來實現(xiàn)數(shù)據(jù)處理的指令系統(tǒng)，這樣該計算機就能根據(jù)不同的應(yīng)用需要隨時改變和切換相應(yīng)的微程序，以保證高效率地實現(xiàn)科學(xué)計算或數(shù)據(jù)處理。第七章(2)中央處理器5．用戶微程序設(shè)計

用戶微程序設(shè)計是指用戶可借助于可寫控制存儲器進行微程序設(shè)計，通過本機指令系統(tǒng)中保留的供擴充指令用的操作碼或未定義的操作碼，來定義用戶擴充指令，然后編寫擴充指令的微程序，并存入可寫控存。這樣用戶可以如同使用本機原來的指令一樣去使用擴充指令，從而大大提高計算機系統(tǒng)的靈活性和適應(yīng)性。但是，事實上真正由用戶來編寫微程序是很困難的。第七章(2)中央處理器7.10.1簡單的CPU模型

控制單元的主要功能是根據(jù)需要發(fā)出各種不同的微操作控制信號。微操作控制信號是與CPU的數(shù)據(jù)通路密切相關(guān)的，圖6-17給出了一個單累加器結(jié)構(gòu)的簡單CPU模型。

第七章(2)中央處理器7.10.2組合邏輯控制單元設(shè)計

1．微操作的節(jié)拍安排(1)取指周期微操作的節(jié)拍安排(2)間址周期微操作的節(jié)拍安排

(3)執(zhí)行周期微操作的節(jié)拍安排2．組合邏輯設(shè)計步驟(1)列出微操作命令的操作時間表(2)進行微操作信號綜合(3)畫出微操作命令的邏輯圖第七章(2)中央處理器7.10.3微程序控制單元設(shè)計

1．微程序控制單元的設(shè)計步驟(1)確定微程序控制方式(2)擬定微命令系統(tǒng)(3)編制微程序(4)微程序代碼化(5)寫入控制存儲器第七章(2)中央處理器7.11.1重疊控制

通常，一條指令的運行過程可以分為3個階段：取指、分析、執(zhí)行。假定每個階段所需的時間為t，那么在無重疊（順序）的情況下，需要3t才能得到一條指令的執(zhí)行結(jié)果

最早出現(xiàn)的重疊是“取指K+1”和“執(zhí)行K”在時間上的重疊，稱為一次重疊，如圖7.70所示，這將使處理機速度有所提高，所需執(zhí)行時間減少為：T=3×t+(n-l)×2t=(2×n+1)t

一次重疊方式需要增加一個指令緩沖器，在執(zhí)行第K條指令時，寄存所取出的第K+1條指令。如果進一步增加重疊，使“取指K+2”、“分析K+1”和“執(zhí)行K”重疊起來，稱為二次重疊(見圖7.71)，則處理機速度還可以進一步提高，所需執(zhí)行時間減少為：T=3×t+(n一l)t=(2+n)t第七章(2)中央處理器7.11.2先行控制原理第七章(2)中央處理器7.11.3流水工作原理1．流水線2．流水線分類(1)按處理級別分類(2)按功能分類(3)按工作方式分類(4)按流水線結(jié)構(gòu)分類第七章(2)中央處理器7.11.4精簡指令系統(tǒng)計算機

精簡指令系統(tǒng)計算機(RISC)是20世紀(jì)80年代提出的一種新的設(shè)計思想，目前運行中的許多計算機都采用了RISC體系結(jié)構(gòu)或采用了RISC設(shè)計思想。第七章(2)中央處理器7.12.1RISC的特點和優(yōu)勢

1．RISC的主要特點

目前，難以在RISC和CISC之間劃出一條明顯的分界線，但大部分RISC具有下列一些特點：

①指令總數(shù)較少（一般不超過100條）；

②基本尋址方式種類少（一般限制在2～3種）；

③指令格式少（一般限制在2～3種），而且長度一致；

④除取數(shù)和存數(shù)指令(Load/Store)外，大部分指令在單周期內(nèi)完成；

⑤只有取數(shù)和存數(shù)指令能夠訪問存儲器，其余指令的操作只限于在寄存器之間進行；

⑥CPU中通用寄存器的數(shù)目應(yīng)相當(dāng)多（32個以上，有的可達(dá)上千個）；

⑦為提高指令執(zhí)行速度，絕大多數(shù)采用硬連線控制實現(xiàn)，不用或少用微程序控制實現(xiàn)；

⑧采用優(yōu)化的編譯技術(shù)，力求以簡單的方式支持高級語言。第七章(2)中央處理器7.12.1RISC的特點和優(yōu)勢

2．RISC的優(yōu)勢

計算機執(zhí)行一個程序所用的時間t可用下式表示：t=I×C×T

式中：I是高級語言編譯后在機器上執(zhí)行的機器指令總數(shù)，C是執(zhí)行每條機器指令所需的平均周期數(shù)，T是每個周期的執(zhí)行時間，表6-3為RISC和CISC的統(tǒng)計數(shù)據(jù)。表中I、T為比值，C為實際周期數(shù)。第七章(2)中央處理器7.12.2RISC基本技術(shù)

為了能有效地支持高級語言并提高CPU的性能，RISC結(jié)構(gòu)采用了一些特殊技術(shù)

1．RISC寄存器管理技術(shù)2．流水線技術(shù)3．延時轉(zhuǎn)移技術(shù)第七章(2)中央處理器7.13.1超標(biāo)量和超流水線技術(shù)

在RISC之后，出現(xiàn)了一些提高指令級并行性的技術(shù)，使得計算機在每個時鐘周期里可以解釋多條指令，這就是超標(biāo)量技術(shù)和超流水線技術(shù)。

前面提到的流水線技術(shù)是指常規(guī)的標(biāo)量流水線，每個時鐘周期平均執(zhí)行的指令的條數(shù)小于等于l，即它的指令級并行度(InstructionLevelParallelism，ILP)≤1。

第七章(2)中央處理器7.13.2EPIC的指令級并行處理

EPIC架構(gòu)是Itanium挑戰(zhàn)RISC架構(gòu)的基礎(chǔ)，它的設(shè)計思想就是用智能化的軟件來指揮硬件，以實現(xiàn)指令級并行計算。采用EPIC架構(gòu)的處理器在運行中，首先由編譯器分析指令之間的依賴關(guān)系，將沒有依賴關(guān)系的3條指令組合成一個128位的指令束。在低端CPU中，每個時鐘周期調(diào)度1個指令束，CPU等待所有的指令都執(zhí)行完后再調(diào)度下一個指令束。在高端的CPU中，每個時