數(shù)字邏輯(第四章 組合網(wǎng)絡(luò)的分析與設(shè)計)

組合網(wǎng)絡(luò)的分析和設(shè)計通常將數(shù)字系統(tǒng)的邏輯網(wǎng)絡(luò)分為兩大類：一類叫組合邏輯網(wǎng)絡(luò)，另一類叫時序邏輯網(wǎng)絡(luò)。組合邏輯網(wǎng)絡(luò)是指電路的輸出只與當時的輸入有關(guān)，而與電路以前的狀態(tài)無關(guān)。時序邏輯網(wǎng)絡(luò)是指電路的輸出不僅與電路當前的輸入有關(guān)，還與以前的狀態(tài)有關(guān)。邏輯網(wǎng)絡(luò)的分析：是指對于一個的邏輯電路，要研究它的工作特性和邏輯功能。邏輯網(wǎng)絡(luò)的設(shè)計：是指對于已經(jīng)確定要完成的邏輯功能，要給出相應(yīng)的邏輯電路設(shè)計。分析和設(shè)計師兩個相反的過程。組合網(wǎng)絡(luò)的分析所謂組合邏輯電路的分析，就是找出給定邏輯電路輸出和輸入之間的邏輯關(guān)系，并指出電路的邏輯功能。分析過程一般按以下步驟進行：①根據(jù)給定的邏輯電路，從輸入端開始，逐級推導(dǎo)出輸出端的邏輯函數(shù)表達式〔即寫布爾表達式〕。②將得到的布爾表達式化簡③由化簡后的函數(shù)列出真值表。④判斷該電路所能完成的邏輯功能，用文字概括出電路的邏輯功能或進行改進設(shè)計。【例】分析圖示組合邏輯電路的邏輯功能。

解:1)根據(jù)給出的邏輯圖，逐級推導(dǎo)出輸出端的邏輯函數(shù)表達式：ABCF000001010011100101110111000101113〕判斷邏輯功能。由真值表可以看出，在三個輸入變量中，只要有兩個或兩個以上的輸入變量為1，那么輸出函數(shù)F為1，否那么為0，它表示了一種“少數(shù)服從多數(shù)〞的邏輯關(guān)系。因此可以將該電路概括為：三變量多數(shù)表決器。2)根據(jù)函數(shù)的表達式列出真值表[例]分析以下圖邏輯電路的邏輯功能解：1〕由圖寫出布爾表達式2〕化簡再用K圖化簡得：3〕根據(jù)化簡后的函數(shù)列真值表4〕分析電路邏輯功能。由真值表可知，當ABC三個變量取值相同時F的值為0，當ABC取值不完全相同時F的值為1。，是一個三變量非一致電路。[例]分析如下圖邏輯電路，并用與非門改進設(shè)計解：1〕根據(jù)邏輯圖寫出函數(shù)表達式：3〕列真值表4〕邏輯功能分析：由真值表分析得當A=B=0或A=B=1且C=1,D=0時F為1ABBCDF+【例】分析圖(a)所示電路，指出該電路的邏輯功能。2)列真值表。AiBiCiCi+1Si000001010011100101110111000101100110101

13)分析功能。由真值表可見，當三個輸入變量Ai、Bi、Ci中有一個為1或三個同時為1時，輸出Si=1，而當三個變量中有兩個或兩個以上同時為1時，輸出Ci+1=1，它正好實現(xiàn)了Ai、Bi、Ci三個一位二進制數(shù)的加法運算功能，這種電路稱為一位全加器。其中，Ai、Bi分別為兩個一位二進制數(shù)相加的被加數(shù)、加數(shù)，Ci為低位向本位的進位，Si為本位和，Ci+1是本位向高位的進位。一位全加器的符號如圖4-3(b)所示。如果不考慮低位來的進位，即Ci=0，那么這樣的電路稱為半加器，+半加器真值表Ai

BiCi+1Si0001101100010110圖4-4半加器半加器邏輯圖全加器邏輯圖和符號表示半加器的表達式例1:+ABF1F2表達式為：F1=ABAB

F2F10000010110101100真值表A<BF2F1

=01A=BF2F1

=00A>BF2F1

=10F2=A+B=ABABF1F2例2:++++

+

FABBCCAAB+AB+CBA+C+(AB)+(BC)A+BA+B+A+CF=+(AB)+(BC).A+B+A+C()=+(AB)+(BC).A+BA+C())(.=+(AB)+(BC)+A+B.A+C())(=().AB+ABBC+BC)(+AA+AC+AB+BC()F=().AB+ABBC+BC)(+AA+AC+AB+BC()=+ABC+ABCAC+AB+BC=ABC+ABC+AC+AB=AB+A(BC+C)=AB+AB+AC=+AB+ACABC

F00000011010101111001101111001110真值表使F=1的條件：A≠B或A<C+ABAC+F電路改進為：+AB+ACF=

解：①

②F=AABC+BABC+CABC=ABC(A+B+C)=ABC+ABC例3〕：ABCCABCBABCAABC

ABCABCF③功能分析例3〕：ABC

F00010010010001101000101011001111真值表當輸入完全一致時，輸出為“1〞=ABC+ABCF例4〕：

ABACBCB⊕CB+C(B⊕C)(B+C)FA+BA+C(A+B)(A+C)(A+B)(A+C)(C⊕B)(B+C)解：①F=(A+B)(A+C)(C⊕B)(B+C)例4〕：②化簡：

=(A+B+A+C)(C⊕B)(B+C)=(AB+A+C)(BC+BC)(B+C)=(A+B+C)(BC+BC)

F=(A+B)(A+C)(C⊕B)(B+C)=ABC+BC+ABC+BC=BC+BC=B⊕C例4〕：③功能分析實現(xiàn)“異或〞功能④電路評估電路并不是最正確的，可用以下電路實現(xiàn)：BCF組合網(wǎng)絡(luò)的設(shè)計工程上的最正確設(shè)計，通常需要用多個指標去衡量，主要考慮的問題有以下幾個方面：①所用的邏輯器件數(shù)目最少，器件的種類最少，且器件之間的連線最簡單。這樣的電路稱“最小化〞電路。②滿足速度要求，應(yīng)使級數(shù)盡量少，以減少門電路的延遲。③功耗小，工作穩(wěn)定可靠。組合邏輯電路的設(shè)計電路設(shè)計的任務(wù)就是根據(jù)功能設(shè)計電路。一般按如下步驟進行：(1)將文字描述的邏輯命題變換為真值表。這是十分重要的一步。作出真值表前要仔細分析解決邏輯問題的條件，作出輸入、輸出變量的邏輯規(guī)定，然后列出真值表。2〕根據(jù)真值表寫出布爾函數(shù)3〕進行函數(shù)化簡，化簡形式應(yīng)依據(jù)選擇什么門而定。4〕根據(jù)化簡結(jié)果和選定的門電路，畫出邏輯電路。

例1設(shè)計三變量表決器，其中A具有否決權(quán)。分析：三個代表至少2個贊成，提議才能通過；但是只要A反對，B、C都贊成提議也不會通過。

解第一步：列出真值表。設(shè)A、B、C分別代表參加表決的邏輯變量，F(xiàn)為表決結(jié)果。對于變量我們作如下規(guī)定：A、B、C為1表示贊成，為0表示反對。F=1表示通過，F(xiàn)=0表示被否決。真值表如圖。

ABCF00001111001100110101010100000111三變量表決器真值表第二步：函數(shù)化簡。我們選用與非門來實現(xiàn)。畫出卡諾圖，其化簡過程如圖(a)所示，邏輯電路如圖(b)所示。例題2p72設(shè)計一個判決器。設(shè)舉重比賽有三個裁判，一個主裁判和兩個副裁判。杠鈴?fù)耆e上的裁決由每一裁判按一下自己面前的按鈕來確定。只有當兩個以上的裁判〔其中必須有主裁判〕判成功時，表示“成功〞的燈才亮。試列出真值表、化簡函數(shù)、設(shè)計邏輯電路圖1〕一位數(shù)字比較器列出兩個一位數(shù)A和B大小比較的真值表。分析：一般有三種可能：A>B,A<B和A=B。因此比較器應(yīng)有兩個輸入端：A和B；三個輸出端：FA>B,FA<B和FA=B。假設(shè)與比較結(jié)果相符的輸出為1，不符的為0，那么可列出其真值表如表。由真值表得出各輸出邏輯表達式為輸入輸出ABF

A>BFA<BF

A=B00011011001001001001一位比較器真值表一位比較器邏輯圖+(1)假設(shè)A3>B3，那么可以肯定A>B，這時輸出FA>B=1;假設(shè)A3<B3，那么可以肯定A<B,這時輸出FA<B=1。(2)當A3=B3時，再去比較次高位A2,B2。假設(shè)A2>B2,那么FA>B=1；假設(shè)A2<B2，那么FA<B=1。(3)只有當A2=B2時，再繼續(xù)比較A1,B1。……依次類推，直到所有的高位都相等時，才比較最低位。這種從高位開始比較的方法要比從低位開始比較的方法速度快。

2〕多位數(shù)字比較列比較A3A2A1和B3B2B1大小的真值表組合網(wǎng)絡(luò)的險態(tài)組合險態(tài)：由于組合網(wǎng)絡(luò)中存在們電路的延時，當某一輸入發(fā)生變化時在網(wǎng)絡(luò)的輸出端可能出現(xiàn)舜時的干擾信號，這種現(xiàn)象稱為組合險態(tài)。AAF=AAAAF=A+A例如：F=A.A=0,如果不考慮門電路的延時那么，表達式的值始終為0，事實上門電路都有延時所以輸出會是波形。即存在舜時的干擾信號。不考慮延時的輸出有延時的輸出組合險態(tài)的發(fā)現(xiàn)和消除用卡假設(shè)圖來發(fā)現(xiàn)和小出現(xiàn)態(tài)。F=AB+BC12+ABBCF當輸入A=C=0時，如果B由1變?yōu)?那么函數(shù)由與門“2〞輸出為1轉(zhuǎn)為由與門“2〞輸出為1。由于門電路有延時，那么在轉(zhuǎn)換過程中F出現(xiàn)了險態(tài)。從卡假設(shè)圖上看，1的輸出是從一個k圈跳到另一個K圈。這兩個K圈相鄰但不相交。ABC00011110011111ABBC12+ABBC3ACFF=AB+BC+ACABC00011110011111ABBCAC發(fā)現(xiàn)和消除險態(tài)的方法：如果發(fā)現(xiàn)K圈有相鄰但不相交的情況，那么函數(shù)存在險態(tài)。消除方法是：在函數(shù)中增加K圈，把相鄰但不相交的K圈連接在一起。在原來的根底上增加一個圈，即增加一個與門。當輸入A=C=0時，如果B由1變?yōu)?那么函數(shù)由與門“2〞輸出為1轉(zhuǎn)為由與門“2〞輸出為1。但由于與門3可以保持F的值始終是1故消除可F的險態(tài)。根本組合電路設(shè)計舉例二進制運算電路的設(shè)計【例】半加器能對兩個一位的二進制數(shù)進行相加而求得“和〞以及“進位〞的邏輯電路叫半加器ABSCi+10001101100101001半加器真值表ABSCi+10001101100101001半加器真值表【例】全加器能對兩個一位的二進制數(shù)進行相加并考慮低位來的進位，即相當于三個一位二進制數(shù)相加，得到“和〞以及“進位〞的邏輯電路叫全加器Ai

Bi

Ci-1Si

Ci0000010100111001011101110010100110010111全加器真值表用半加器實現(xiàn)函數(shù)，變換過程如下：由Si、C

i+1式組成的邏輯電路如圖所示。用異或門構(gòu)成全加器+【例】多位二進制加法如果n位二進制相加，需要n位全加器，這樣構(gòu)成的邏輯電路稱為多位加法器。按照進位的方式分為行波進位加法器和先行進位加法器

(1)行波進位加法器。四位行波進位加法器特點：高位的加法要等低位進位形成以后才能確定。即低位逐級求出進位，最后才能得到高位的和及進位。這樣加法的速度受進位傳遞時間的限制。*(2)先行進位加法器為了提高加法速度，采用先行進位加法器。即每一位的進位根據(jù)各位輸入同時預(yù)先形成。前面我們已經(jīng)得到全加器的表達式為令Gi=AiBi稱為進位產(chǎn)生函數(shù)，Pi=Ai

Bi稱為進位傳輸函數(shù)。將其代入Si,Ci表達式中得遞推公式這樣可得各位全加器的表達式如下：其中S0~S3表達式可經(jīng)變換化簡而得，以S1為例，74LS283邏輯圖與引腳圖 (a)邏輯圖；(b)引腳圖十進制邏輯電路的設(shè)計一〕BCD編碼器的設(shè)計輸入為十線十進制數(shù)字，D0….D9表示數(shù)字0…..9；輸出為4線BCD碼B8,B4,B2,B1如下圖列真值表根據(jù)真值表寫出函數(shù)表達式用或非門和與非門混合使用電路圖如下二〕BCD-七段譯碼器的設(shè)計BCD-七段譯碼器的輸入為BCD碼B8,B4,B2,B1，輸出為七段顯示器的輸入代碼a~gBCD-七段譯碼器的設(shè)計步驟如下1〕列真值表2〕列出函數(shù)表達式〔對a~g分別列出函數(shù)表達式并化簡p81〕3)畫邏輯圖例題：用門電路設(shè)計一個將8421BCD碼轉(zhuǎn)換為余3碼的變換電路。解：①分析題意，列真值表。該電路輸入為8421BCD碼，輸出為余3碼，因此它是一個四輸入、四輸出的碼制變換電路，其框圖如以下圖。根據(jù)兩種BCD碼的編碼關(guān)系，列出真值表。由于8421BCD碼不會出現(xiàn)1010~1111這六種狀態(tài)，因此把它視為無關(guān)項。E0E1E2E38421碼ABCD余3碼E3E2E1E00000000100100011010