計算機組成原理-第3章-存儲系統(tǒng)

1、存儲系統(tǒng)的分類、分級結(jié)構(gòu)和技術(shù)指標(biāo)；2、SRAM、DRAM、EPROM、閃速存儲器芯片的結(jié)構(gòu)、工作原理及擴充容量方法；3、雙端口存儲器、多模塊交叉存儲器、相聯(lián)存儲器；4、cache存儲器基本原理及其管理；第三章多層次的存儲器***存儲器分類存儲器：用來存儲程序和數(shù)據(jù)的記憶設(shè)備。存儲介質(zhì)：具有兩種明顯區(qū)別且穩(wěn)定的物理狀態(tài)，在外界的作用下，能夠相互轉(zhuǎn)化；一種穩(wěn)定狀態(tài)表示“0”，則另一種狀態(tài)表示“1”。目前主要采用半導(dǎo)體器件和磁性材料。存儲位或存儲元：最小的存儲單位——一位二進(jìn)制代碼存儲單元：由若干個存儲元組成。半導(dǎo)體存儲器磁表面存儲器***存儲器概述存儲器分類：存儲器（1）按存儲介質(zhì)分類:光存儲器隨機存儲器順序/半順序存儲器讀寫存儲器只讀存儲器非永久記憶的存儲器永久性記憶的存儲器主/輔助存儲器高速緩沖/控制存儲器（2）按存取方式分類：存儲器（3）按讀寫功能分類：存儲器（4）按信息可保存性分：存儲器（5）按系統(tǒng)作用分類：存儲器***存儲器的分級結(jié)構(gòu)對存儲器要求：容量大、速度快、成本低。多級存儲器體系結(jié)構(gòu)：高速緩沖存儲器、主存儲器和外存儲器；按CPU是否可直接訪問，存儲器分為內(nèi)存：高速緩沖存儲器、主存儲器外存：必須調(diào)入內(nèi)存，才能被CPU處理TTL門電路（TransistorTransistorLogic）—由雙極性晶體管組成的集成門電路，其輸入級和輸出極均采用了三極管，稱為晶體管—晶體管邏輯門電路。TTL存取速度快，集成度較低，功耗較大，成本較高，適于cache。MOS電路（MetalOxideSemiconductor）—金屬性氧化物半導(dǎo)體電路，由MOS管（單極性場效應(yīng)管）組成的集成門電路，其有三種類型：PMOS電路，NMOS電路，CMOS電路。MOS集成度高，功耗較低，價格便宜，適于主存。高速緩沖存儲器：又稱“cache”，由TTL半導(dǎo)體材料組成。存取時間為幾ns到十幾ns，容量在幾KB到幾百KB。存放當(dāng)前正在執(zhí)行程序的部分程序或數(shù)據(jù)。

CMOS電路（ComplementaryMetalOxideSemiconductor）—它是由PMOS和NMOS管組成的互補電路，其突出特點是功耗小，抗干擾能力強，穩(wěn)定性好，速度快，但工藝較復(fù)雜。小容量、快速存儲器位于CPU和內(nèi)存之間，屬于CPU可放在CPU內(nèi)部，也可作為單獨的模塊主存儲器：簡稱“主存”，由MOS半導(dǎo)體存儲器組成，存放處于活動狀態(tài)的程序和有關(guān)數(shù)據(jù)。包括OS的常駐部分和當(dāng)前在運行的程序和要處理的數(shù)據(jù)。容量在幾百KB到幾百MB，存取時間為幾十到幾百ns。外存儲器：簡稱“外存”，大容量輔助存儲器；磁表面存儲器或光盤存儲器；存放需聯(lián)機保存但暫時不需要的程序和數(shù)據(jù)。容量從幾十MB到幾百GB，甚至更大。存取速度為若干ms。其他功能的存儲器：如微程序控制器的控存、在顯示和印刷輸出設(shè)備中的字庫和數(shù)據(jù)緩沖存儲器。***主存儲器的技術(shù)指標(biāo)主要性能指標(biāo)：存儲容量、存取時間、存儲周期和存儲器帶寬。字存儲單元（存放一個機器字的存儲單元），相應(yīng)地址為字地址字節(jié)存儲單元（存放一個字節(jié)的存儲單元），相應(yīng)地址為字節(jié)地址按字尋址的計算機：計算機中可編址的最小單位是機器字按字節(jié)尋址的計算機：計算機中可編址的最小單位是字節(jié)存儲容量：存儲器中可容納的存儲單元總數(shù)；單位：B(Byte),KB,MB,GB,TB,PB。存取時間：又稱訪問時間，從啟動一次存儲器操作到完成該操作所經(jīng)歷的時間。存儲周期：連續(xù)兩次啟動同一存儲器操作需要的最小時間間隔。存儲周期存取時間＞存儲器帶寬：單位時間存儲器所存取的信息量；度量單位：位/秒、字節(jié)/秒；可靠性：在規(guī)定的時間內(nèi)，存儲器無故障的概率。用平均無故障時間MTBF功耗與集成度：耗電的多少；單個芯片存儲容量；性能/價格比：衡量存儲器經(jīng)濟性能好壞的綜合性指標(biāo)。性能包括前述的各項指標(biāo)。***SRAM存儲器RAM(RandomAccessMemory)：存儲單元的內(nèi)容可隨機讀寫。優(yōu)點：存取速度快、體積小、可靠性高、價格低廉。缺點：斷電后信息即丟失。***SRAM（StaticRAM）存儲器1、基本存儲元存儲器的核心和基礎(chǔ)，用來存儲一位二進(jìn)制信息0或1。以六管SRAM存儲元為例解釋工作原理，它是由兩個MOS反相器交叉耦合而成的觸發(fā)器，用來存儲一位二進(jìn)制代碼。RAMSRAM

—靜態(tài)MOS存儲器DRAM—動態(tài)MOS存儲器漏極(Drain)源極(Source)柵極(Gate)MOS管的相關(guān)介紹MOS管截止：若柵極和源極之間的電壓為零，即VGS=0，則在漏極和源極之間有一個非常大的內(nèi)阻，相當(dāng)于不導(dǎo)通，處于斷開狀態(tài)；MOS管導(dǎo)通：若使VGS大于某一正電壓（約2V），則MOS管導(dǎo)通，漏極和源極之間處于連通狀態(tài)。寫操作：寫入“1”時，使高、低電位分別加到A、B兩端，T1截止、T2導(dǎo)通；地址線上無信號時，T5、T6、T7、T8都截止，T1、T2保持狀態(tài)不變，通過反相器使?fàn)顟B(tài)更加穩(wěn)定。寫“0”的情況完全類似。讀操作：地址信息到達(dá)時，使T5、T6、T7、T8導(dǎo)通，存儲元的信息被送到I/O與I/O線上，I/O與I/O線接上一個差動讀出放大器，從其電流方向，可以得出所存信息是“1”或“0”。也可I/O或I/O一端接到外部，看其有無電流通過，得出所存信息。擴充：存儲芯片規(guī)格的表示在很多內(nèi)存產(chǎn)品介紹文檔中，都會用M×W的方式來表示芯片的容量。M是該芯片中存儲單元的總數(shù)，單位是兆（英文簡寫M，，精確值是1048576，而不是1000000）。W代表每個存儲單元的容量，也就是SDRAM芯片的位寬（Width），單位是bit。圖3.2基本的靜態(tài)存儲元陣列2、基本的靜態(tài)存儲元陣列（1）存儲位元（2）三組信號線地址線行線列線數(shù)據(jù)線控制線地址譯碼器：26=6464×4=256存儲位元R/W4位數(shù)據(jù)線***SRAM存儲器組成

由存儲體、地址譯碼電路、讀寫電路和控制電路等組成。存儲體：存儲單元的集合。通常把各個字的同一位組織在一個集成片中，同一位的這些字通常排成矩陣形式。地址譯碼器：把用二進(jìn)制代碼表示的地址轉(zhuǎn)換成輸出端的高電位，用來驅(qū)動相應(yīng)的讀寫電路，以便選擇所要訪問的存儲單元。地址譯碼器的輸入信息來自CPU的地址寄存器（AR）。單譯碼結(jié)構(gòu)：地址譯碼器只有一個，譯碼器輸出為字選線雙譯碼結(jié)構(gòu)：兩個地址譯碼器，可減少選擇線條數(shù)地址譯碼的兩種方式：驅(qū)動器：一條X選擇線要控制掛其上所有存儲元電路，其所帶的電容負(fù)載很大，為此需加驅(qū)動器。I/O電路：處于數(shù)據(jù)總線和被選用的單元之間，用于控制被選中的單元讀出或?qū)懭?，并具有放大信息作用。片選與讀/寫控制電路：當(dāng)需要大容量的存儲器時，需把存儲器片按照一定方式連接而成。在地址選擇時，首先要選片，此片所連接的地址線才有效。通常用地址譯碼器的輸出和一些控制信號來形成片選信息。輸出驅(qū)動電路：為擴展存儲器容量，需將幾個芯片的數(shù)據(jù)線并聯(lián)使用，這同樣需要驅(qū)動電路。基本的SRAM邏輯結(jié)構(gòu)SRAM芯片大多采用雙譯碼方式，以便組織更大的存儲容量。采用了二級譯碼：將地址分成x向、y向兩部分如圖所示。第一級：進(jìn)行X、Y向獨立譯碼；第二級：在存儲陣列中完成交叉譯碼存儲體（256×128×8）

存儲陣列為三維結(jié)構(gòu)，即256行×128列×8位

通常把各個字的同一位集成在一個芯片（32K×1）中，32K位排成256×128的矩陣。地址譯碼器采用雙譯碼的方式（減少選擇線的數(shù)目）。A0~A7為行地址譯碼線A8~A14為列地址譯碼線讀與寫的互鎖邏輯

控制信號中CS是片選信號，CS有效時（低電平），門G1、G2均被打開。

OE為讀出使能信號，OE有效時（低電平），門G2開啟，當(dāng)寫命令WE=1時（高電平），門G1關(guān)閉，存儲器進(jìn)行讀操作。

寫操作時，WE=0，門G1開啟，門G2關(guān)閉。

注意，門G1和G2是互鎖的，一個開啟時另一個必定關(guān)閉，這樣保證了讀時不寫，寫時不讀。讀周期:

讀周期與讀出時間是兩個不同的概念。讀出時間是從給出有效地址到外部數(shù)據(jù)總線上穩(wěn)定地出現(xiàn)所讀出的數(shù)據(jù)信息所經(jīng)歷的時間。讀周期時間則是存儲片進(jìn)行兩次連續(xù)讀操作時所必須間隔的時間，它總是大于或等于讀出時間。***存儲器的讀寫周期寫周期：實現(xiàn)寫操作，要求CS和WE同時有效，有效期間地址和數(shù)據(jù)信號不能變化；為了保證CS和WE變?yōu)闊o效前能把數(shù)據(jù)可靠的寫入，數(shù)據(jù)必須提前一段時間在數(shù)據(jù)總線上穩(wěn)定存在；而在WE變?yōu)楦唠娖胶笤俳?jīng)過一段時間地址信號才允許改變。***DRAM存儲器1、DRAM存儲元的記憶原理

SRAM存儲器的存儲元是一個觸發(fā)器，它具有兩個穩(wěn)定的狀態(tài)。而DRAM存儲器的存儲元是由一個

MOS晶體管和電容器組成的記憶電路。2、DRAM存儲芯片的邏輯結(jié)構(gòu)以1M×4位的DRAM為例

與SRAM不同的是：（1）增加了行地址鎖存器和列地址鎖存器。行地址鎖存器列地址鎖存器分時傳送先傳送地址碼A0～A9行選通信號打入然后傳送地址碼A10～A19，由列選通信號打入RAS=RowAddressStrobeCAS=ColumnAddressStrobe

與SRAM不同的地方（2）增加了刷新計數(shù)器和相應(yīng)的控制電路

●DRAM讀出后必須刷新，而未讀寫的存儲元也要定期刷新，而且要按行刷新。

●

刷新計數(shù)器的長度等于行地址鎖存器

●

刷新操作與讀/寫操作是交替進(jìn)行的，通過多路開關(guān)實現(xiàn)存儲的信息電荷會泄漏，時間一長就丟失信息。為此必須按照一定的規(guī)律不斷給工作管充電，補足柵極信息電荷。在刷新操作中的“讀”稱為“假讀”。讀/周期的定義是從行選通信號RAS下降沿開始，到下一個RAS信號的下降沿為止的時間也就是連續(xù)兩個度周期的時間間隔，通常為了控制方便，讀周期和寫周期時間相等：3、DRAM的讀/寫周期刷新周期：從上一次對整個存儲器刷新結(jié)束到下一次對整個存儲器全部刷新一遍為止，這一段時間間隔稱為~。4、DRAM的刷新集中式分散式集中刷新方式RW刷新2刷新1RW128…RW…RW刷新間隔2ms讀寫/維持刷新過程/死區(qū)500ns500ns指的是DRAM的所有行在每一個刷新周期中都被刷新，把刷新間隔分為兩部分，前一部分進(jìn)行讀/寫周期或維持周期，后一部分只進(jìn)行刷新操作。因為刷新時期不能進(jìn)行讀寫操作，稱為死時間。本方式適用于高速存儲器。用在實時要求不高的場合。2ms內(nèi)集中安排所有刷新周期。

集中式刷新分散刷新方式RW刷新2刷新1RW128…RW…RW刷新間隔2ms500ns500ns存儲周期各刷新周期分散安排在存取周期中。用在低速系統(tǒng)中把存儲系統(tǒng)周期分為兩半，前半段時間用來讀/寫操作或維持信息，后半段用于刷新操作，經(jīng)過一段時間把整個存儲器刷新一遍。該方式使整個系統(tǒng)讀寫速度降低，但刷新周期變短，且不存在死時間。例如上圖所示的DRAM有128行，如果刷新周期為2ms，則每一行必須每隔2ms÷128=62.5us進(jìn)行一次。

DRAM刷新需要硬件電路支持，它們集成在一個芯片上，形成DRAM控制器，是CPU和DRAM間的接口電路。組成部分：

地址多路開關(guān)：選擇分時送出行地址、列地址及刷新地址。

刷新定時器：提供刷新請求。

刷新地址計數(shù)器：采用RAS刷新時，需要刷新地址計數(shù)器。仲裁電路：讀寫請求和刷新請求同時產(chǎn)生時，裁決誰優(yōu)先。定時發(fā)生器：向DRAM提供RAS、CAS及WE，實現(xiàn)讀寫和刷新操作。5、存儲器控制電路6、存儲器容量的擴充1、字長位數(shù)擴展給定的芯片字長位數(shù)較短，不滿足設(shè)計要求的存儲器字長，此時需要用多片給定芯片擴展字長位數(shù)。三組信號線中，地址線和控制線公用而數(shù)據(jù)線單獨分開連接。2、字存儲容量擴展給定的芯片存儲容量較?。ㄗ?jǐn)?shù)少），不滿足設(shè)計要求的總存儲容量，此時需要用多片給定芯片來擴展字?jǐn)?shù)。三組信號組中給定芯片的地址總線和數(shù)據(jù)總線公用，控制總線中R/W公用，使能端EN不能公用，它由地址總線的高位段譯碼來決定片選信號d=設(shè)計要求的存儲器容量/選擇芯片存儲器容量

A12D7D0A0例：用16K×1位的SRAM芯片構(gòu)成64K×4位的存儲器。要求：（1）總共需要多少片SRAM芯片？地址線共需多少位？其中多少位用來進(jìn)行芯片選擇？（2）畫出該芯片組成的存儲器邏輯框圖。答：（1）共需16片SRAM，地址線需要16位，其中2位進(jìn)行選片（2）CSCSCSA15A14CPU16K×116K×116K×116K×1D0-D32:4譯碼器CSA0-A13例1用2114（1K×4）SRAM芯片組成容量為4K×8的存儲器。地址總線A15～A0（低）,雙向數(shù)據(jù)總線D7～D0（低）,讀/寫信號線R/W。給出芯片地址分配與片選邏輯,并畫出M框圖。1.計算芯片數(shù)（1）先擴展位數(shù)，再擴展單元數(shù)。

2片1K×4

1K×8

4組1K×8

4K×8

8片（2）先擴展單元數(shù)，再擴展位數(shù)。

4片1K×4

4K×4

2組4K×4

4K×8

8片存儲器尋址邏輯2.地址分配與片選邏輯芯片內(nèi)的尋址系統(tǒng)(二級譯碼)芯片外的地址分配與片選邏輯為芯片分配哪幾位地址，以便尋找片內(nèi)的存儲單元由哪幾位地址形成芯片選擇邏輯，以便尋找芯片存儲空間分配：4KB存儲器在16位地址空間（64KB）中占據(jù)任意連續(xù)區(qū)間。64KB1K×41K×41K×41K×41K×41K×41K×41K×4需12位地址尋址：4KBA15…A12A11A10A9……A0A11～A0000……0任意值001……1011……1101……1010……0100……0110……0111……1片選芯片地址低位地址分配給芯片，高位地址形成片選邏輯。芯片芯片地址片選信號片選邏輯1K1K1K1KA9～A0A9～A0A9～A0A9～A0CS0CS1CS2CS3A11A10A11A10A11A10A11A103.連接方式（1）擴展位數(shù)4

1K×4

1K×4410

1K×4

1K×4410

1K×4

1K×44104

1K×4

1K×441044A9~A0D7~D4D3~D044R/WA11A10CS3A11A10CS0A11A10CS1A11A10CS2（2）擴展單元數(shù)（3）連接控制線（4）形成片選邏輯電路某半導(dǎo)體存儲器，按字節(jié)編址。其中，0000H～～07FFH為ROM區(qū)，選用EPROM芯片（2KB/片）；0800H～13FFH為RAM區(qū)，選用RAM芯片（2KB/片和1KB/片）。地址總線A15～A0（低）。給出地址分配和片選邏輯。例2:1.計算容量和芯片數(shù)ROM區(qū)：2KBRAM區(qū)：3KB存儲空間分配：2.地址分配與片選邏輯先安排大容量芯片（放地址低端），再安排小容量芯片。便于擬定片選邏輯。共3片某半導(dǎo)體存儲器，按字節(jié)編址。其中，0000H～～07FFH為ROM區(qū)，選用EPROM芯片（2KB/片）；0800H～13FFH為RAM區(qū)，選用RAM芯片（2KB/片和1KB/片）。地址總線A15～A0（低）。給出地址分配和片選邏輯。例2:1.計算容量和芯片數(shù)ROM區(qū)：2KBRAM區(qū)：3KB存儲空間分配：2.地址分配與片選邏輯先安排大容量芯片（放地址低端），再安排小容量芯片。便于擬定片選邏輯。共3片A15A14A13A12A11A10A9…A0000000……0000001……1

000011……1

0001001…1

000010……0

0001000…0低位地址分配給芯片，高位地址形成片選邏輯。芯片芯片地址片選信號片選邏輯2K2K1KA10～A0A10～A0A9～A0CS0CS1CS2A12A11A12A11A12A115KB需13位地址尋址：ROMA12～A064KB1K2K2KRAMA10A15A14A13為全0【例3】CPU的地址總線16根，雙向數(shù)據(jù)總線8根，控制總線中與主存有關(guān)的信號有MREQ(允許訪存，低電平有效)，R/W(高電平為讀命令，低電平為寫命令)。主存地址空間分配如下：0—8191為系統(tǒng)程序區(qū)，由只讀存儲芯片組成；8192—32767為用戶程序區(qū)；最后(最大地址)2K地址空間為系統(tǒng)程序工作區(qū)。上述地址為十進(jìn)制，按字節(jié)編址。現(xiàn)有如下存儲器芯片：EPROM：8K×8位;SRAM：16K×1位，2K×8位，4K×8位，8K×8位。請從上述芯片中選擇適當(dāng)芯片設(shè)計該計算機主存儲器，畫出主存儲器邏輯框圖，注意畫出選片邏輯(可選用門電路及3∶8譯碼器74LS138)與CPU的連接，說明選哪些存儲器芯片，選多少片？【解】主存地址空間分布如圖所示。根據(jù)給定條件，選用EPROM：8K×8位芯片1片SRAM：8K×8位芯片3片，2K×8位芯片1片。3∶8譯碼器僅用Y0，Y1，Y2，Y3和Y7輸出端，且對最后的2K×8位芯片還需加門電路譯碼。主存儲器組成與CPU的連接邏輯圖EPROM8KBSRAM8KBSRAM8KBSRAM8KBSRAM2KBA10作業(yè)：用16K×16位的SRAM芯片構(gòu)成64K×32位的存儲器。要求：（1）總共需要多少片SRAM芯片？地址線共需多少位？數(shù)據(jù)線共需多少位？使用何種方式的譯碼器？（2）畫出該芯片組成的存儲器邏輯框圖。2、解：（1）所需芯片總數(shù)（64K×32）÷（16K×16）=8片，因此存儲器可分為4個模塊，每個模塊16K×32位，地址線共需16位，數(shù)據(jù)線共需32位，各模塊通過地址線A15、A14進(jìn)行選片，用2：4譯碼器進(jìn)行譯碼。（2）該芯片組成的存儲器邏輯框圖：***高級的DRAM結(jié)構(gòu)1、FPM（FastPageMode）-DRAM：快速頁模式動態(tài)存儲器，它是根據(jù)程序的局部性原理來實現(xiàn)的。讀周期和寫周期中，為了尋找一個確定的存儲單元地址，首先由低電平的行選通信號RAS確定行地址，然后由低電平的列選信號CAS確定列地址。下一次尋找操作，也是由RAS選定行地址，CAS選定列地址，依此類推?？焖夙撃Ｊ皆试S在選定的行中對每一個列地址進(jìn)行連續(xù)快速的讀操作或?qū)懖僮鳌?、CDRAM（EnhancedDRAM）芯片：在DRAM芯片上集成一個SRAM實現(xiàn)的小容量高速緩沖器，以改善芯片性能。

基本原理：首先，行地址先到，保存在行地址鎖存器和最后讀出行地址鎖存器中，并將此行指定的所有內(nèi)容送出保存到SRAM中；然后，列地址到達(dá)，保存到列地址鎖存器中，直接從SRAM中取出所選中的存儲單元；當(dāng)下一次讀取時，輸入的行地址立即和最后讀出行鎖存器的內(nèi)容相比較，若相等，則命中，輸入的列地址直接從SRAM中取出存儲單元，若不等，則需重復(fù)前一步驟。***高級的DRAM結(jié)構(gòu)CDRAM的優(yōu)點：（1）在SRAM讀出期間可同時對DRAM陣列刷新；（2）芯片內(nèi)的數(shù)據(jù)輸出路徑與數(shù)據(jù)的輸入路徑是分開的，允許在寫操作完成的同時來啟動同一行的讀操作。（3）對猝發(fā)式讀取非常有利。

***高級的DRAM結(jié)構(gòu)SDRAM：同步型動態(tài)存儲器。計算機系統(tǒng)中的CPU使用的是系統(tǒng)時鐘，SDRAM的操作要求與系統(tǒng)時鐘相同步，在系統(tǒng)時鐘的控制下從CPU獲得地址、數(shù)據(jù)和控制信息。換句話說，它與CPU的數(shù)據(jù)交換同步于外部的系統(tǒng)時鐘信號，并且以CPU/存儲器總線的最高速度運行，而不需要插入等待狀態(tài)。其原理和時序關(guān)系見下一頁圖。***DRAM主存讀/寫的正確性校驗DRAM通常用做主存儲器，其讀寫操作的正確性與可靠性至關(guān)重要。為此除了正常的數(shù)據(jù)位寬度，還增加了附加位，用于讀/寫操作正確性校驗。增加的附加位也要同數(shù)據(jù)位一起寫入DRAM中保存。其原理如圖所示。F：奇校驗或偶校驗的異或運算電路若寫入存儲器前與讀出存儲器后兩部分的F運算結(jié)果一致，則存儲器讀寫正確，否則給出錯誤信號。***只讀存儲器和閃速存儲器1、ROM的分類最大優(yōu)點：具有非易失性

***只讀存儲器（ReadOnlyMemory）ROM掩模式ROM一次編程ROM（PROM）多次編程ROM熔絲燒斷型PROMPN結(jié)擊穿型PROM光擦編程ROM（EPROM）電擦編程ROM（EEPROM）掩膜ROMPROM基本存儲電路ROM定義優(yōu)點缺點掩模式數(shù)據(jù)在芯片制造過程中已確定可靠性和集成度高，價格便宜不能重寫一次編程用戶可自行改變產(chǎn)品中某些存儲元可以根據(jù)用戶需要編程只能一次性改寫多次編程可以用紫外光照射或電擦除原來數(shù)據(jù)，然后再重新寫入新數(shù)據(jù)可以多次改寫ROM中的內(nèi)容ROM的分類2、光擦可編程只讀存儲器（EPROM）

（1）基本存儲元電路與普通MOS電路不同的是：在S極和D極之間，有一個由多晶硅做的柵極，被浮空的絕緣物二氧化硅包圍。工作原理：管子制造好時，硅柵上沒有電荷，管子內(nèi)沒有導(dǎo)電溝道，D極和S極之間不能導(dǎo)通，表示“1”；當(dāng)兩端加上高壓時，擊穿兩極，有電子通過絕緣層注入到硅柵，當(dāng)擊穿的高壓撤去，因硅柵被絕緣層包圍，注入的電子無處泄露，兩極是導(dǎo)通的，表示“0”。EPROM的芯片69271627642725627C0102K×88K×832K×8128K×8=1Mbit2、電擦可編程只讀存儲器（EPROM）7128C6428C25628C01028C0208K×832K×8128K×8256K×8=2Mbit

由INTEL公司于90年代發(fā)明的一種高密度、非易失性的讀/寫半導(dǎo)體存儲器。特性：固有的非易失性；廉價的高密度：成本低，不需后援存儲器；直接執(zhí)行：不從后援存儲器加載，可直接執(zhí)行；固態(tài)性能：低功耗、高密度且沒有機電移動裝置的半導(dǎo)體技術(shù)；***FLASH存儲器（FlashMemory）閃速存儲器的邏輯結(jié)構(gòu)（以28F256A為例32K×8）增加了狀態(tài)控制、指令寄存器和編程/擦除定時器，另外還有擦除電壓開關(guān)和編程電壓開關(guān)。***并行存儲器問題提出：CPU與存儲器速度不匹配，以及在一個CPU周期中需幾次到存儲器存取信息，從而限制了高速計算，故必須設(shè)法提高存儲器性能。解決辦法：（1）采用新工藝或加大存儲器字長。（2）每次存取更多信息。（3）在CPU和主存之間插入cache。（4）采用并行操作的雙端口存儲器。（1）邏輯結(jié)構(gòu)：(IDT7133P85)

***雙端口存儲器DPRAM(Dual-PortRAM)同一個存儲器具有兩組相互獨立的讀寫控制線路。（2）無沖突讀寫控制當(dāng)兩個端口的地址不同時，在兩個端口上進(jìn)行讀寫操作，一定不會發(fā)生沖突。（3）有沖突的讀寫控制當(dāng)兩個端口同時存取同一存儲單元時，便發(fā)生讀寫沖突，為此設(shè)置BUSY標(biāo)志。由存儲器的仲裁邏輯決定對哪個端口優(yōu)先進(jìn)行讀寫操作，而對另一個被延遲的端口置BUSY標(biāo)志，即暫時關(guān)閉此端口。***雙端口存儲器DPRAM(Dual-PortRAM)(1)存儲器的模塊化組織順序方式：

優(yōu)點：某個模塊出現(xiàn)故障時，不影響其他模塊工作；存儲器的容量擴充比較方便。

缺點：各個模塊串行工作，存儲器的帶寬受到限制。交叉方式：

連續(xù)地址分布在相鄰不同模塊內(nèi)，而同一個模塊內(nèi)的地址不連續(xù)。優(yōu)點：對連續(xù)字的成塊傳送，容易實現(xiàn)多模塊流水式的并行存取，能大大提高存儲器帶寬。***多模塊交叉存儲器00000001110100001111100001011111000111110000011100000011110100010111100001111111缺點：多個模塊必須協(xié)同工作，一個出現(xiàn)故障時，其他模塊不能工作，且不便于存儲器容量的擴充。(2)多模塊交叉存儲器的基本結(jié)構(gòu)四個模塊都有自己的讀寫控制電路、地址寄存器和數(shù)據(jù)寄存器，各自以等同的方式與CPU傳送信息。CPU同時訪問四個模塊，由存儲器控制部件控制它們分時使用數(shù)據(jù)總線。對于一個存儲模塊，從CPU給出訪存命令直到讀出信息仍然使用一個存儲周期，而對于CPU來說，可以在一個存取周期內(nèi)連續(xù)訪問四個模塊，各個模塊的讀寫過程將重疊進(jìn)行，使存儲器成為并行存儲器結(jié)構(gòu)。流水方式存取示意圖M0TM1M2M3M0

T:模塊存取周期：總線傳輸周期m:存儲器交叉模塊數(shù)時間字設(shè)模塊字長等于數(shù)據(jù)總線寬度，模塊存取一個字的存儲周期為T，總線傳送周期為τ，存儲器的交叉模塊數(shù)為m，為了實現(xiàn)流水線方式存取，應(yīng)滿足

：T=mτ

（m=T/τ為交叉存取度）交叉存儲器要求其模塊數(shù)必須大于或等于m，以保證啟動某模塊后經(jīng)mτ時間再次啟動該模塊時，它的上次存取操作已經(jīng)完成。以交叉方式連續(xù)讀取n個字所需的時間為：

t1=T+(n-1)τ而順序方式存儲器連續(xù)讀取n個字所需時間為:t2=nT定量分析：t1

<t2[例5]設(shè)存儲器容量為32字，字長64位，模塊數(shù)m=4，分別用順序方式和交叉方式進(jìn)行組織。存儲周期T=200ns，數(shù)據(jù)總線寬度為64位，總線傳送周期=50ns。若連續(xù)讀出4個字，問順序存儲器和交叉存儲器的帶寬各是多少?

解：順序存儲器和交叉存儲器連續(xù)讀出m=4個字的信息總量都是：

q=64b×4=256b

順序存儲器和交叉存儲器連續(xù)讀出4個字所需的時間分別是：t2=mT=4×200ns=800ns=8×10-7st1=T+(m-1)τ=200ns+150ns=350ns=35×10-7s

順序存儲器和交叉存儲器的帶寬分別是：W2=q/t2=256b÷(8×10-7)s=320Mb/sW1=q/t1=256b÷(35×10-7)s=730Mb/s每塊容量為256K×32位，由8片256K×4位的DRAM芯片組成，數(shù)據(jù)總線為32位，地址總線為24位。

24位的地址，使存儲器按照“存儲體-塊-字”進(jìn)行尋址。A23~A21用于存儲體選擇，1個存儲體為256K×4

，全系統(tǒng)有8個存儲體，A20~A3用于模塊中256K個字選擇，A2用于模塊選擇，而CPU沒有A1,A0位，代替的是4個字節(jié)允許信號BE3~BE0，以允許對A23~A2指定的存儲字中字節(jié)/字/雙字讀寫。

（3）二模塊交叉存儲器舉例（P89）復(fù)習(xí)只讀存儲器：掩模式ROM、一次編程ROM、多次編程ROM（EPROM、EEPROM）FLASH存儲器并行存儲器：

雙端口存儲器:同一個存儲器具有兩組相互獨立的讀寫控制線路。

多模塊交叉存儲器:連續(xù)地址分布在相鄰不同模塊內(nèi)，各個模塊都有自己的讀寫控制電路、地址寄存器和數(shù)據(jù)寄存器，各自以等同的方式與CPU傳送信息。***cache存儲器程序運行的局部性原理1：

CPU運行程序是一條指令一條指令執(zhí)行的，指令的地址是連續(xù)的，即CPU對內(nèi)存的訪問在相對較短的時間間隔內(nèi)往往集中于某個局部，特別是碰到循環(huán)、遞歸和反復(fù)調(diào)用的程序等更是如此。程序運行的局部性原理2：在一小段時間內(nèi)，最近被訪問過的程序和數(shù)據(jù)很可能再次被訪問；在訪問空間上，這些被訪問的程序和數(shù)據(jù)往往集中在一小片存儲區(qū)上；在訪問順序上，指令順序執(zhí)行比轉(zhuǎn)移執(zhí)行的可能性大(大約5:1)。解決方案：

選用生產(chǎn)與運行成本不同、存儲容量不同、讀寫速度不同的多種存儲介質(zhì)，組成一個統(tǒng)一管理的存儲器系統(tǒng)。使每種介質(zhì)都處于不同的地位，起到不同的作用，充分發(fā)揮各自在速度、容量和成本方面的優(yōu)勢，從而達(dá)到最優(yōu)性能/價格比。層次之間應(yīng)滿足的原則：1.一致性原則：處在不同層次存儲器中的同一信息應(yīng)保持相同的值。2.包含性原則：存儲在內(nèi)層（靠近CPU）的信息一定被包含在其外層的存儲介質(zhì)中，反之則不成立。存儲層次需要解決的四個問題：1、當(dāng)把一個塊調(diào)入高一層(靠近CPU)存儲器時，可以放在哪些位置上?(映象規(guī)則)2、當(dāng)所要訪問的塊在高一層存儲器中時，如何

找到該塊?(查找算法)3、當(dāng)發(fā)生失效時，應(yīng)替換哪一塊？(替換算法)4、當(dāng)進(jìn)行寫訪問時，應(yīng)進(jìn)行哪些操作?(寫策略)cache是一種高速緩沖器，為解決CPU與主存之間速度不匹配而采用的一項重要技術(shù)。***cache基本原理

把Cache和主存分成若干大小相同的塊；基本原理對主存地址，根據(jù)映象規(guī)則生成塊號和侯選位置；

涉及問題：地址映象、查找、替換、寫回策略

Cache主要由塊表及快速存儲器組成；將從Cache或主存取得的數(shù)據(jù)送處理器。根據(jù)塊號和侯選位置查找塊表，無則到主存取數(shù)據(jù)（R替換策略、W寫回策略）；有則生成Cache地址，查快速存儲器讀/寫數(shù)據(jù)（W寫回策略）；

CPU與cache間的數(shù)據(jù)交換是以字為單位；

cache與主存間的數(shù)據(jù)交換是以塊為單位；當(dāng)CPU讀取主存的一個字時，便發(fā)送字的內(nèi)存地址給cache和主存，此時cache的控制邏輯依據(jù)地址判斷此字當(dāng)前是否在cache中：若是，則此字立即傳送給CPU，若非，則用主存讀周期把此字從主存中讀出送到CPU，同時將含有這個字的整個數(shù)據(jù)塊從主存讀出送到cache中。cache的基本原理：cache的命中率：設(shè)在一段程序執(zhí)行期間，cache完成存取次數(shù)為Nc，主存完成存取次數(shù)為Nm，h定義為命中率，則有：h=Nc/(Nc+Nm)平均訪問時間：ta=htc+(1-h)tm訪問效率：e=tc/ta=tc/(htc+(1-h)tm)=1/(r+(1-r)h)tc：命中時cache的訪問時間tm：未命中時主存的訪問時間r=tm/tc：主存慢于cache的倍率h=Nc/（Nc+Nm）=1900/(1900+100)=0.95r=tm/tc=250ns/50ns=5e=1/(r+(1-r)h)=1/(5+(1-5)×0.95=83.3%ta=tc/e=50ns/0.833=60ns例

CPU執(zhí)行一段程序時，cache完成存取的次數(shù)為1900次，主存完成存取的次數(shù)為100次，已知cache存取周期為50ns，主存存取周期為250ns，求cache/主存系統(tǒng)的效率和平均訪問時間。解：

***主存與cache的地址映射地址映射：把主存地址定位到cache中的方法。(硬件)

地址映射是指某一數(shù)據(jù)在主存中的地址與在緩存中的地址兩者之間的關(guān)系。全相聯(lián)方式直接相聯(lián)組相聯(lián)三種地址映象：映射方式表示Cache的數(shù)據(jù)塊稱為行，用Li表示比如：L0L1L2L3L4L5L6L7共8塊。主存的數(shù)據(jù)塊稱為塊，用Bj表示比如：B0B1B2……B255共256塊。行與塊是等長的，即分塊全相聯(lián)的地址映射規(guī)則：1)主存與緩存分成相同大小的數(shù)據(jù)塊。2)

主存的某一數(shù)據(jù)塊可以裝入緩存的任意一塊的空間中。

（一）全相聯(lián)方式

全相聯(lián)地址轉(zhuǎn)換

將主存某一塊定位裝入到CACHE某一行時，會采用一個目錄表，來存放這種映射關(guān)系。目錄表的容量為Cache中的塊數(shù)，字長為Cache地址中塊號長度＋主存地址中塊號長度＋1（有效位）轉(zhuǎn)換公式主存地址長度＝(s+w)位

尋址單元數(shù)＝2w個字或字節(jié)

塊大?。叫写笮。?w個字或字節(jié)

主存的塊數(shù)＝2s

標(biāo)記大?。絪位

cache的行數(shù)＝不由地址格式確定

例：有一個處理器，主存容量1MB，字長1B,塊大小16B，cache容量64KB。若cache采用全相聯(lián)映射，對內(nèi)存地址（B0010）給出相應(yīng)的標(biāo)記和字號。

解：塊大小=行大小=2w=16/1=16則w=4位

主存尋址單元數(shù)2w+s=1M=220即s+w=20則s=16

標(biāo)記大小s=16位

內(nèi)存地址格式如下所示16位4位由于內(nèi)存地址（B0010）16=(1011000000010000)2故對應(yīng)的標(biāo)記S=(101100000001)2

字號w=(0000)2

標(biāo)記s

字號

w特點：優(yōu)點：沖突概率小，Cache的利用高。

缺點：比較器難實現(xiàn)，需要一個訪問速度很快代價

高的相聯(lián)存儲器應(yīng)用場合：適用于小容量的Cache全相聯(lián)方式

（二）直接相聯(lián)方式

直接相聯(lián)的地址映射規(guī)則

⑴主存第Bj塊內(nèi)容拷貝到Cache的Li行⑵

i=jmodm⑶一般m和n都是2N級

主存塊號BCache塊號L區(qū)0區(qū)1區(qū)2區(qū)31B0B8B16B248L0B1B9B17B249L1B2B10B18B250L2B3B11B19B251L3B4B12B20B252L4B5B13B21B253L5B6B14B22B254L6B7B15B23B255L7轉(zhuǎn)換公式主存地址長度＝(s+w)位

尋址單元數(shù)＝2s+w個字或字節(jié)

塊大小＝行大?。?w個字或字節(jié)

主存的塊數(shù)＝2s

cache的行數(shù)＝m＝2r

標(biāo)記大小＝(s-r)位

例：有一個處理器，主存容量1MB，字長1B,塊大小16B，cache容量64KB。若cache采用直接相聯(lián)映射，請給出內(nèi)存地址格式并給出2個不同標(biāo)記的內(nèi)存地址，它們映射到同一個cache行。

解：塊大小=行大小=2w=16/1=16則w=4位

主存尋址單元數(shù)2w+s=1M=220即s+w=20則s=16

cache的行數(shù)=64*1024/16B=4096=212

及行號位r=12

對應(yīng)的標(biāo)記號s-r=4

內(nèi)存地址格式為：4位12位4位（10000）16

和（20000）16

標(biāo)記s-r行號r

字號w優(yōu)點：硬件實現(xiàn)很簡單，不需要相聯(lián)訪問存儲器訪問速度也比較快，實際上不進(jìn)行地址變換缺點：

塊的沖突率比較高直接相聯(lián)方式

應(yīng)用場合：適用于大容量的Cache113全相聯(lián)映射和直接映射的優(yōu)缺點剛好相反全相聯(lián)映射優(yōu)點：塊沖突概率小

缺點：相聯(lián)存儲器的代價高。直接映射優(yōu)點：硬件實現(xiàn)簡單缺點：沖突概率高必須采用折中方案（三）組相聯(lián)映射方式

（三）組相聯(lián)映射方式

組相聯(lián)的映象規(guī)則

將cache分成u組，每組v行，組存塊存放在哪個組是固定的，存到該組哪一行是靈活的。

m=uXv

組號q=jmodu組間采用直接相聯(lián)方式，組內(nèi)采用全相聯(lián)方式

思考題：當(dāng)只有一組時，就變成什么映象？而每組塊數(shù)變成一塊就變成了什么映象？轉(zhuǎn)換公式主存地址長度＝(s+w)位

尋址單元數(shù)＝2s+w個字或字節(jié)

塊大?。叫写笮。?w個字或字節(jié)

主存的塊數(shù)＝2s

每組的行數(shù)＝k

組數(shù)v＝2d

cache的行數(shù)＝kv

標(biāo)記大?。?s-d)位

例：一個組相聯(lián)cache由64個行組成，每組4行。主存包含4K