第1章 硬件開發(fā)平臺及集成開發(fā)平臺

第1章EDA技術(shù)概述第1章EDA技術(shù)概述1324課程性質(zhì)、地位和作用、課程體系EDA設(shè)計工具EDA技術(shù)及其發(fā)展硬件描述語言5可編程邏輯器件課程性質(zhì)、地位和作用、課程體系電類學(xué)科專業(yè)必修課,

以“符合人才培養(yǎng)需求，體現(xiàn)教育改革成果”為科學(xué)指導(dǎo)思想，是實踐性很強的一門必修課程。通過本課程的學(xué)習(xí)，了解FPGA器件，掌握EDA工具的設(shè)計流程、基本操作方法，掌握硬件描述語言編程。進行邏輯思維能力訓(xùn)練和創(chuàng)新設(shè)計訓(xùn)練，培養(yǎng)學(xué)生分析問題和解決問題的能力，具備獨立使用EDA工具的能力，能夠熟練使用硬件描述語言HDL，具備設(shè)計一定功能數(shù)字系統(tǒng)硬件的能力，能夠編寫測試代碼，具備對數(shù)字系統(tǒng)功能進行測試的能力。在學(xué)科體系中起承上啟下的作用。先修課程《C語言程序設(shè)計》、《數(shù)字電子技術(shù)》、《單片機原理與應(yīng)用》等。后續(xù)課程《專業(yè)創(chuàng)新教育與實踐》、《畢業(yè)設(shè)計》。課程性質(zhì)、地位和作用、課程體系課程目標：O1.能熟練電子設(shè)計自動化（EDA）設(shè)計流程；O2.能熟練使用硬件描述語言，設(shè)計一定功能硬件電路；O3.能使用測試代碼，仿真、驗證和改進硬件電路設(shè)計；O4.能利用實驗條件設(shè)計和完成綜合性硬件系統(tǒng)方案?？己朔绞剑?、基本實驗項目：以個人或小組形式完成，按照評分標準進行考核。2、平時表現(xiàn)：學(xué)生上課出勤、聽課狀態(tài)、課堂提問、課堂討論等過程考核。3、提問及測試：按照評分標準進行考核。4、綜合項目設(shè)計：按照評分標準進行考核。1.1EDA技術(shù)及其發(fā)展EDA電子設(shè)計自動化（ElectronicDesignofAutomation）。EDA技術(shù)是以大規(guī)?？删幊踢壿嬈骷樵O(shè)計載體，以計算機為工具，在EDA工具軟件平臺上，對以硬件描述語言HDL（HardwareDesignLanguage）為系統(tǒng)邏輯描述手段完成的設(shè)計文件，自動地完成邏輯化簡、邏輯分割、邏輯綜合、結(jié)構(gòu)綜合（布局布線）以及邏輯優(yōu)化和仿真測試等功能，直至實現(xiàn)既定性能的電子線路系統(tǒng)。EDA技術(shù)使得設(shè)計者的工作僅限于利用軟件的方式，即利用硬件描述語言和EDA軟件來完成對系統(tǒng)硬件功能的實現(xiàn)。EDA技術(shù)涉及面很廣，內(nèi)容豐富，從教學(xué)和實用角度看，主要應(yīng)掌握大規(guī)?？删幊踢壿嬈骷?、硬件描述語言、軟件開發(fā)工具和實驗開發(fā)系統(tǒng)（見附錄A）等方面內(nèi)容。EDA技術(shù)的出現(xiàn)不僅更好地保證了電子工程設(shè)計各級別的仿真、調(diào)試和糾錯，為其發(fā)展帶來強有力的技術(shù)支持，并且在電子、通信、化工、航空航天、生物等各個領(lǐng)域占有越來越重要的地位，很大程度上減輕了相關(guān)從業(yè)者的工作強度。1.2硬件描述語言硬件描述語言是對電路系統(tǒng)的結(jié)構(gòu)、行為的標準文本描述。硬件描述語言和一些并行編程語言一樣存在并行性的表達方式。然而，和大多數(shù)用于軟件設(shè)計的編程語言不同，硬件描述語言可以描述硬件系統(tǒng)在不同時間的時序行為，而時序性正是硬件電路的重要性質(zhì)之一。在計算機輔助設(shè)計中，用于描述電路模塊中連線、各層次模塊之間互連的硬件描述語言代碼，被稱為“網(wǎng)表”。硬件描述語言可以在結(jié)構(gòu)級（或稱邏輯門級）、行為級、寄存器傳輸級這幾種不同的層次上對電路進行描述，實現(xiàn)同一功能的硬件描述語言也可以使用任一層次的硬件描述語言代碼來描述。通過邏輯綜合，后兩種層次的硬件描述語言代碼可以被轉(zhuǎn)換到低抽象級別的門級描述，但是采用不同廠商的工具、使用不同的綜合設(shè)置策略可能會產(chǎn)生不同的結(jié)果。1.2硬件描述語言FPGA的完整流程為：（1）文本編輯：用任何文本編輯器都可以進行，也可以用專用的HDL編輯環(huán)境。通常VHDL文件保存為.vhd文件，Verilog文件保存為.v文件；（2）功能仿真：將文件調(diào)入HDL仿真軟件進行功能仿真，檢查邏輯功能是否正確（也叫前仿真，對簡單的設(shè)計可以跳過這一步，只在布線完成以后，進行時序仿真）；（3）邏輯綜合：將源文件調(diào)入邏輯綜合軟件進行綜合，即把語言綜合成最簡的布爾表達式和信號的連接關(guān)系。邏輯綜合軟件會生成.edf（edif）的EDA工業(yè)標準文件；（4）布局布線：將.edf文件調(diào)入PLD廠家提供的軟件中進行布線，即把設(shè)計好的邏輯安放到CPLD/FPGA內(nèi)；（5）時序仿真：需要利用在布局布線中獲得的精確參數(shù)，用仿真軟件驗證電路的時序。（也叫后仿真）；（6）編程下載：確認仿真無誤后，將文件下載到芯片中。通常以上過程可以都在PLD/FPGA廠家提供的開發(fā)工具（如QuartusII、ISE和Vivado）中完成。1.3EDA設(shè)計工具EDA設(shè)計工具在EDA技術(shù)應(yīng)用中占有極其重要的位置。按照功能劃分，EDA工具大致可分為設(shè)計輸入工具（編輯器）、設(shè)計仿真工具（仿真器）、檢查/分析工具、優(yōu)化/綜合工具、布局布線工具（適配器）及下載工具（編程器）等多個模塊。1.3EDA設(shè)計工具1、設(shè)計輸入工具（編輯器）設(shè)計輸入工具一般包括在集成開發(fā)軟件或者綜合/仿真工具中，編輯器包括文字編輯器和圖形編輯器。在系統(tǒng)設(shè)計中，文字編輯器用來編輯硬件系統(tǒng)的自然描述語言，在其他層次用來編輯電路的硬件描述語言文本。在數(shù)字系統(tǒng)中的門級、寄存器級和芯片級，常用的描述語言為VHDL和VerilogHDL；在模擬電路級，硬件描述語言通常為SPICE的文本輸入。圖形編輯器可用于硬件設(shè)計的各個層次。在版圖級，圖形編輯器用來編輯表示硅工藝加工過程的幾何圖形。在高于版圖層次的其他級，圖形編輯器用來編輯硬件系統(tǒng)的方框圖、狀態(tài)圖和原理圖等。典型的原理圖輸入工具至少包含有基本單元符號庫、原理圖編輯功能和產(chǎn)生網(wǎng)表的功能。1.3EDA設(shè)計工具2、設(shè)計仿真工具（仿真器）仿真器又稱為模擬器，主要用來幫助設(shè)計者驗證設(shè)計的正確性。在硬件系統(tǒng)設(shè)計的各個層次都要用到仿真器。在數(shù)字系統(tǒng)設(shè)計中，硬件系統(tǒng)由數(shù)字邏輯器件和它們之間的互連表示，仿真器就是確定系統(tǒng)的輸入/輸出關(guān)系，采用的方法是把每一個數(shù)字邏輯器件映射為一個或幾個進程，把整個系統(tǒng)映射為由進程互連構(gòu)成的進程網(wǎng)絡(luò)，該網(wǎng)絡(luò)就是設(shè)計的仿真模型。3、檢查/分析工具在集成電路設(shè)計的各個層次都會用到檢查/分析工具。在版圖級必須用設(shè)計規(guī)則檢查工具來保證版圖所表示的電路可以被可靠地制造出來。在邏輯門級，檢查/分析工具可以用來檢查是否有違反扇出規(guī)則的連接關(guān)系。時序分析器一般用來檢查最壞情形時電路中的最大和最小延時。1.3EDA設(shè)計工具4、優(yōu)化/綜合工具優(yōu)化/綜合工具用來把一種硬件描述轉(zhuǎn)換為另一種描述，轉(zhuǎn)換過程同時伴隨著設(shè)計的某些改進。在邏輯門級可用邏輯最小化來對布爾表達式進行簡化。在寄存器級，優(yōu)化工具可以用來確定控制序列和數(shù)據(jù)路徑的最優(yōu)組合。各個層次的綜合工具可將硬件的高層次描述轉(zhuǎn)換為低層次描述，也可將硬件的行為描述轉(zhuǎn)換為結(jié)構(gòu)描述。5、布局布線工具（適配器）適配器的任務(wù)是完成目標系統(tǒng)在器件上的布局布線，通常都由PLD的廠商提供的專門針對器件開發(fā)的軟件來完成。如Altera公司的EDA集成開發(fā)環(huán)境QuartusII中含有嵌入的適配器；Xilinx公司的ISE和Vivado同樣含有自己的適配器。適配器最后輸出的是各廠商自己定義的下載文件。1.3EDA設(shè)計工具6、下載工具（編程器）下載工具的任務(wù)是將適配器最后輸出的下載文件下載到對應(yīng)的可編程邏輯器件中，以實現(xiàn)硬件設(shè)計。通常由可編程邏輯器件廠商提供的專門針對器件的下載或編程軟件來完成。1.4可編程邏輯器件1、FPGA（FieldProgrammableGateArray）是在PAL、GAL等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。FPGA的基本結(jié)構(gòu)包括可編程輸入輸出單元，可配置邏輯塊，數(shù)字時鐘管理模塊，嵌入式塊RAM，布線資源，內(nèi)嵌專用硬核，底層內(nèi)嵌功能單元等。由于FPGA具有布線資源豐富，可重復(fù)編程和集成度高，投資較低的特點，在數(shù)字電路設(shè)計領(lǐng)域得到了廣泛的應(yīng)用。FPGA的設(shè)計流程包括算法設(shè)計、代碼仿真以及設(shè)計、板機調(diào)試，設(shè)計者以及實際需求建立算法架構(gòu)，利用EDA建立設(shè)計方案或HDL編寫設(shè)計代碼，通過代碼仿真保證設(shè)計方案符合實際要求，最后進行板級調(diào)試，利用配置電路將相關(guān)文件下載至FPGA芯片中，驗證實際運行效果。1.4可編程邏輯器件2、CPLD（ComplexProgramminglogicdevice）主要由邏輯塊、可編程互連通道和I/O塊三部分構(gòu)成。CPLD中的邏輯塊類似于一個小規(guī)模PLD，通常一個邏輯塊包含4～20個宏單元，每個宏單元一般由乘積項陣列、乘積項分配和可編程寄存器構(gòu)成。每個宏單元有多種配置方式，各宏單元也可級聯(lián)使用，因此可實現(xiàn)較復(fù)雜組合邏輯和時序邏輯功能。對集成度較高的CPLD，通常還提供了帶片內(nèi)RAM/R