EDA技術(shù)第1章：概述

EDA技術(shù)學(xué)什么？為什么學(xué)？怎么學(xué)？第1章概述

本課程的主要內(nèi)容：EDA技術(shù)及其設(shè)計(jì)流程FPGA/CPLD的結(jié)構(gòu)與應(yīng)用VHDL語(yǔ)言程序的基本結(jié)構(gòu)VHDL語(yǔ)言的數(shù)據(jù)類型與運(yùn)算操作符VHDL語(yǔ)言的主要描述語(yǔ)句狀態(tài)機(jī)設(shè)計(jì)LPM參數(shù)化宏模塊應(yīng)用QUARTUSII使用基本邏輯電路設(shè)計(jì)電子系統(tǒng)的設(shè)計(jì)實(shí)例DSPBuilder使用參考教材《VHDL硬件描述語(yǔ)言與數(shù)字邏輯電路設(shè)計(jì)》侯伯亨顧新西安電子科技大學(xué)出版社1999；《EDA技術(shù)及應(yīng)用》譚會(huì)生(西安科技大學(xué)出版社)《現(xiàn)代電子技術(shù)—VHDL與數(shù)字系統(tǒng)設(shè)計(jì)》楊剛龍海燕電子工業(yè)出版社2004年4月《數(shù)字系統(tǒng)設(shè)計(jì)與VerilogHDL》王金明等編著電子工業(yè)出版社課程性質(zhì)及要求：按時(shí)完成作業(yè)，課堂上積極回答問(wèn)題。上機(jī)及實(shí)驗(yàn)等實(shí)踐環(huán)節(jié)，要準(zhǔn)備充分，嚴(yán)格遵守實(shí)驗(yàn)紀(jì)律。平時(shí)成績(jī)包括以下內(nèi)容（30％）

1.實(shí)踐環(huán)節(jié)的完成情況（40％）

2.考勤（30％）

3.

作業(yè)（20％）

4.課內(nèi)表現(xiàn)（10％）考試（70％）18學(xué)時(shí)實(shí)驗(yàn)術(shù)語(yǔ)：FPGA(FieldProgrammableGateArray

現(xiàn)場(chǎng)可編程門陣列）CPLD（ComplexProgrammableLogicDevices

復(fù)雜可編程邏輯器件）SOC（SystemOnaChip)SOPC(SystemOnaProgrammableChip)ASIC(ApplicationSpecificIntegratedCircuit)EDA(ElectronicDesignAutomation）HDL（HardwareDescriptionLanguage)CAE(ComputerAidedEngineering)1.1電子設(shè)計(jì)自動(dòng)化技術(shù)及其發(fā)展

現(xiàn)代電子設(shè)計(jì)技術(shù)的核心已日趨轉(zhuǎn)向基于計(jì)算機(jī)的電子設(shè)計(jì)自動(dòng)化技術(shù)，即

EDA(ElectronicDesignAutomation)技術(shù)。

EDA技術(shù)的發(fā)展分為三個(gè)階段20世紀(jì)70年代

20世紀(jì)80年代

20世紀(jì)90年代

1.1EDA技術(shù)及其發(fā)展EDA技術(shù)在進(jìn)入21世紀(jì)后，得到了更大的發(fā)展

在FPGA上實(shí)現(xiàn)DSP（數(shù)字信號(hào)處理）應(yīng)用成為可能

在一片F(xiàn)PGA中實(shí)現(xiàn)一個(gè)完備的數(shù)字處理系統(tǒng)成為可能

功能強(qiáng)大的EDA軟件不斷推出

電子技術(shù)領(lǐng)域全方位融入EDA技術(shù)EDA使得電子領(lǐng)域各學(xué)科的界限更加模糊，更加互為包容

基于EDA的用于ASIC設(shè)計(jì)的標(biāo)準(zhǔn)單元已涵蓋大規(guī)模電子系統(tǒng)軟硬IP(IntellectualProperty)核在電子行業(yè)的產(chǎn)業(yè)領(lǐng)域廣泛應(yīng)用

SoC高效低成本設(shè)計(jì)技術(shù)的成熟使復(fù)雜電子系統(tǒng)的設(shè)計(jì)和驗(yàn)證趨于簡(jiǎn)單。1.2電子設(shè)計(jì)自動(dòng)化應(yīng)用對(duì)象利用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)，最后的實(shí)現(xiàn)的目標(biāo)全定制或半定制ASICFPGA/CPLD（或稱可編程ASIC）開發(fā)應(yīng)用PCB（印制電路板）1.2電子設(shè)計(jì)自動(dòng)化應(yīng)用對(duì)象門陣列ASIC1.超大規(guī)模可編程邏輯器件2.半定制或全定制ASIC標(biāo)準(zhǔn)單元ASIC全定制芯片

3.混合ASIC作為EDA技術(shù)最終實(shí)現(xiàn)目標(biāo)的ASIC，可以通過(guò)三種途徑來(lái)完成1.3VHDL

HDL

VHDLVerilogHDLABELAHDLSystemVerilogSystemC。英文全名是VHSIC(VeryHighSpeedIntegratedCircuit)HardwareDescriptionLanguage，

現(xiàn)在公布的最新VHDL標(biāo)準(zhǔn)版本是IEEE1076-20021.4EDA的優(yōu)勢(shì)1．可以大大降低設(shè)計(jì)成本，縮短設(shè)計(jì)周期。

2．庫(kù)都是EDA公司與半導(dǎo)體生產(chǎn)廠商合作、共同開發(fā)。

3．極大地簡(jiǎn)化設(shè)計(jì)文檔的管理。

4．極大地提高了大規(guī)模系統(tǒng)電子設(shè)計(jì)的自動(dòng)化程度。

5．設(shè)計(jì)者擁有完全的自主權(quán)，再無(wú)受制于人之虞6．良好的可移植與可測(cè)試性，為系統(tǒng)開發(fā)提供可靠的保證。

7．能將所有設(shè)計(jì)環(huán)節(jié)納入統(tǒng)一的自頂向下的設(shè)計(jì)方案中。

8．在系統(tǒng)板設(shè)計(jì)結(jié)束后仍可利用計(jì)算機(jī)對(duì)硬件系統(tǒng)進(jìn)行完整的測(cè)試。1.5面向FPGA的開發(fā)流程1.5.1設(shè)計(jì)輸入圖1-1FPGA的EDA開發(fā)流程

KONXIN1.5面向FPGA的開發(fā)流程1.5.1設(shè)計(jì)輸入1.圖形輸入

原理圖輸入狀態(tài)圖輸入波形圖輸入

2.

硬件描述語(yǔ)言文本輸入

1.5面向FPGA的開發(fā)流程1.5.2綜合1.5.3布線布局（適配）1.5.4仿真時(shí)序仿真功能仿真1.5.5下載和硬件測(cè)試1.6QuartusII概述QuartusII是Altera提供的FPGA/CPLD開發(fā)集成環(huán)境

圖1-2QuartusII設(shè)計(jì)流程

KONXIN1.7IP核軟IP--用VHDL等硬件描述語(yǔ)言描述的功能塊，但是并不涉及用什么具體電路元件實(shí)現(xiàn)這些功能。

固IP--完成了綜合的功能塊。

硬IP--供設(shè)計(jì)的最終階段產(chǎn)品--掩膜。

1.10EDA技術(shù)的發(fā)展趨勢(shì)

超大規(guī)模集成電路的集成度和工藝水平不斷提高，在一個(gè)芯片上完成的系統(tǒng)級(jí)的集成已成為可能?？删幊踢壿嬈骷_始