DAC-ADC模數(shù)及數(shù)模轉(zhuǎn)換器的發(fā)展綜述

DAC_ADC模數(shù)及數(shù)模轉(zhuǎn)換器的開(kāi)展綜述1概述隨著數(shù)字技術(shù)，特別是計(jì)算機(jī)技術(shù)的飛速開(kāi)展普及，在現(xiàn)代控制、通訊及檢測(cè)領(lǐng)域中，對(duì)信號(hào)的處理廣泛采用了數(shù)字計(jì)算機(jī)技術(shù)。由于系統(tǒng)的實(shí)際處理對(duì)象往往都是一些模擬量〔如溫度、壓力、位移、圖像等〕，要使計(jì)算機(jī)或數(shù)字儀表能識(shí)別和處理這些信號(hào)，必須首先將這些模擬信號(hào)轉(zhuǎn)換成數(shù)字信號(hào)；而經(jīng)計(jì)算機(jī)分析、處理后輸出的數(shù)字量往往也需要將其轉(zhuǎn)換成為相應(yīng)的模擬信號(hào)才能為執(zhí)行機(jī)構(gòu)所接收。這樣，就需要一種能在模擬信號(hào)與數(shù)字信號(hào)之間起橋梁作用的電路——模數(shù)轉(zhuǎn)換電路或數(shù)模轉(zhuǎn)換電路。能將模擬信號(hào)轉(zhuǎn)換成數(shù)字信號(hào)的電路，稱(chēng)為模數(shù)轉(zhuǎn)換器〔簡(jiǎn)稱(chēng)ADC轉(zhuǎn)換器〕；而將能反數(shù)字信號(hào)轉(zhuǎn)換成模擬信號(hào)的電路稱(chēng)為數(shù)模轉(zhuǎn)換器〔簡(jiǎn)稱(chēng)DAC轉(zhuǎn)換器〕，ADC轉(zhuǎn)換器和DAC轉(zhuǎn)換器已經(jīng)成為計(jì)算機(jī)系統(tǒng)中不可缺少的接口電路。2數(shù)模轉(zhuǎn)換電路2.1數(shù)模轉(zhuǎn)換電路原理數(shù)字量是用代碼按數(shù)位組合起來(lái)表示的，對(duì)于有權(quán)碼，每位代碼都有一定的權(quán)。為了將數(shù)字量轉(zhuǎn)換成模擬量，必須將每1位的代碼按其權(quán)的大小轉(zhuǎn)換成相應(yīng)的模擬量，然后將這些模擬量相加，即可得到與數(shù)字量成正比的總模擬量，從而實(shí)現(xiàn)了數(shù)字—模擬轉(zhuǎn)換。這就是構(gòu)成DAC轉(zhuǎn)換器的根本思路。2.2數(shù)模轉(zhuǎn)換電路的主要性能指標(biāo)DAC轉(zhuǎn)換器的主要性能指標(biāo)有：轉(zhuǎn)換速度、轉(zhuǎn)換精度、抗干擾能力等。在選用D/A轉(zhuǎn)換器時(shí)，一般應(yīng)根據(jù)上述幾個(gè)性能指標(biāo)綜合進(jìn)行考慮。2.3二進(jìn)制加權(quán)架構(gòu)從概念上講，最簡(jiǎn)單的DAC采用的是二進(jìn)制加權(quán)架構(gòu)，在該架構(gòu)中，將n個(gè)二進(jìn)制加權(quán)元件〔電流源、電阻器或電容器〕進(jìn)行組合以提供一個(gè)模擬輸出〔n=DAC分辨率〕。這種架構(gòu)雖然最大限度地減少了數(shù)字編碼電路，但MSB和LSB加權(quán)之間的差異卻隨著分辨率的增加而增大，從而使得元件的精確匹配變得很困難。采用該架構(gòu)的高分辨率DAC不僅難以制造，而且還對(duì)失配誤差很敏感。2.4開(kāi)爾文〔Kelvin〕分壓器架構(gòu)開(kāi)爾文分壓器架構(gòu)由2的n次方個(gè)等值電阻器組成，與二進(jìn)制加權(quán)法相比，這種架構(gòu)簡(jiǎn)化了匹配處理〔見(jiàn)圖1〕。電阻器具有相等的阻值，因此必須對(duì)輸入進(jìn)行編碼。輸出是通過(guò)對(duì)2的n次方個(gè)開(kāi)關(guān)中的一個(gè)進(jìn)行解碼以便將其接入電阻器串的某一特定位置的方法來(lái)決定的。該架構(gòu)的優(yōu)點(diǎn)是其所具有的完全單調(diào)、電壓輸出和低干擾〔因?yàn)樵诿總€(gè)代碼變換過(guò)程中只有兩個(gè)開(kāi)關(guān)處于操作狀態(tài)〕特性。如果所有的電阻器都具有相同的阻值，它還將是線性的。一種相關(guān)的電流輸出架構(gòu)采用2的n次方個(gè)并聯(lián)于一個(gè)基準(zhǔn)電壓與虛擬地之間的電流源。這種架構(gòu)的主要缺點(diǎn)是它需要大量的電阻器和電流源。對(duì)于8位以上的分辨率，該架構(gòu)在外形尺寸和匹配方面的劣勢(shì)令人望而卻步。不過(guò)，雖然不適用于較高的分辨率，但此類(lèi)被稱(chēng)為“全解碼型〞的架構(gòu)常被用作更加復(fù)雜的“分段式〞DAC的積木式部件。2.5分段式DAC分段式架構(gòu)可被用于電流輸出和電壓輸出DAC。可以對(duì)開(kāi)爾文分壓器電路中的解碼電阻器兩端的電壓做進(jìn)一步的細(xì)分以構(gòu)成一個(gè)電壓分段式DAC。這種電壓的細(xì)分能夠通過(guò)增設(shè)第二個(gè)開(kāi)爾文分壓器電路〔在這種場(chǎng)合，該架構(gòu)被稱(chēng)為開(kāi)爾文-華萊分壓器〕或采用一種不同的架構(gòu)來(lái)實(shí)現(xiàn)〔見(jiàn)圖2〕。只要每個(gè)單獨(dú)的分段是單調(diào)的，那么整個(gè)DAC的輸出都將保持單調(diào)。由于單獨(dú)的分段具有較低的分辨率，所以容易實(shí)現(xiàn)單調(diào)性。分段式架構(gòu)所帶來(lái)的額外好處是所需電阻器數(shù)量的減少〔對(duì)于給定的分辨率而言〕以及硅片尺寸的壓縮。因此，對(duì)高分辨率DAC進(jìn)行分段是司空見(jiàn)慣的做法。其總體線性度仍然由電阻器匹配來(lái)決定。2.6R-2R型電阻網(wǎng)絡(luò)架構(gòu)DACR-2R型〔即梯形網(wǎng)絡(luò)〕架構(gòu)簡(jiǎn)化了電阻器匹配要求，因?yàn)楫?dāng)轉(zhuǎn)換系數(shù)為2:1時(shí)只需要兩個(gè)電阻器值。R-2R型架構(gòu)可被用作一個(gè)電壓模式或電流模式DAC。R-2R型電阻網(wǎng)絡(luò)DAC由于只用R和2R兩種阻值的電阻，克服了二進(jìn)制權(quán)電阻DAC阻值范圍寬的缺點(diǎn)。2.6.1電流模式大多數(shù)R-2R電流模式架構(gòu)基于圖3a所示的電路。一個(gè)外部基準(zhǔn)被施加于Vref引腳。R-2R梯形網(wǎng)絡(luò)將輸入電流分割成二進(jìn)制加權(quán)電流。根據(jù)數(shù)字輸入的不同將這些電流導(dǎo)引至節(jié)點(diǎn)1或節(jié)點(diǎn)2。電流輸出節(jié)點(diǎn)通常與一個(gè)被配置為電流-電壓轉(zhuǎn)換器的運(yùn)算放大器相連。出于匹配的原因，運(yùn)算放大器反應(yīng)電阻器常常被集成在DAC芯片上。開(kāi)關(guān)始終處于地電位，而且，其額定電壓并不影響基準(zhǔn)額定電壓。如果開(kāi)關(guān)被設(shè)計(jì)成能夠在兩個(gè)方向上傳輸電流，那么可將一個(gè)AC信號(hào)用作基準(zhǔn)，從而形成一個(gè)復(fù)用DAC。Vref的輸入阻抗是恒定的，且與R相等。該架構(gòu)的缺點(diǎn)是由運(yùn)算放大器所引起的反相以及復(fù)雜的運(yùn)算放大器穩(wěn)定性問(wèn)題，其原因是DAC輸出阻抗會(huì)隨數(shù)字輸入的變化而變化。由于開(kāi)關(guān)直接與輸出相連，因此電流模式操作還會(huì)導(dǎo)致更加嚴(yán)重的干擾。2.6.2電壓模式電壓模式R-2R型DAC在Vref與地之間對(duì)電阻器進(jìn)行開(kāi)關(guān)操作?；鶞?zhǔn)電壓被施加在節(jié)點(diǎn)1上。梯形網(wǎng)絡(luò)上的每一級(jí)提供一個(gè)二進(jìn)制記數(shù)值，輸出在梯形網(wǎng)絡(luò)的末端以累積電壓的形式獲得〔見(jiàn)圖3b〕。輸出電壓具有恒定的阻抗，從而簡(jiǎn)化了放大器的穩(wěn)定處理。一個(gè)正基準(zhǔn)電壓將提供一個(gè)正輸出，因而使單電源操作成為可能。最大限度地減輕了由開(kāi)關(guān)電容所產(chǎn)生的干擾。缺點(diǎn)是基準(zhǔn)輸入阻抗的變化范圍很寬，因此必須采用一個(gè)低阻抗基準(zhǔn)。同樣，開(kāi)關(guān)的工作電壓在地電位至Vref之間，從而限制了基準(zhǔn)的容許范圍。對(duì)于高分辨率DAC，常見(jiàn)的做法是將一個(gè)R-2R梯形網(wǎng)絡(luò)架構(gòu)與一個(gè)全解碼型DAC組合在一個(gè)分段式架構(gòu)中。比方，16位分辨率的AD7564就是最先采用全解碼型4位電阻器串與12位R-2R型架構(gòu)相組合的DAC之一。65536級(jí)輸出電平被分成16組〔每組4096級(jí)〕。4位處理局部的單調(diào)性是由設(shè)計(jì)來(lái)提供保證的，因此12位R-2R型DAC決定了總體單調(diào)性。與全16位DAC相比，匹配和修整都要容易得多。分段式架構(gòu)減少了電阻器總數(shù)并簡(jiǎn)化了高分辨率DAC的修整。2.7Σ-Δ型架構(gòu)Σ-Δ型架構(gòu)可被用于那些優(yōu)先考慮線性度〔而不是帶寬〕的DAC〔比方音頻DAC〕。該架構(gòu)由一個(gè)數(shù)字內(nèi)插濾波器、Σ-Δ調(diào)制器和一個(gè)1位DAC所組成〔見(jiàn)圖4〕。內(nèi)插濾波器接受一個(gè)低速率的輸入數(shù)據(jù)流，并通過(guò)插入零值來(lái)增加某一特定時(shí)間段內(nèi)的總字?jǐn)?shù)，從而提高了DAC的取樣率。濾波器通過(guò)內(nèi)插處理向插入字分配數(shù)值，以便將輸出頻譜中的噪聲集中在高頻段。這具有將噪聲從頻帶中排出的作用，從而到達(dá)降低帶內(nèi)噪聲和提高分辨率的目的。調(diào)制器起一個(gè)信號(hào)低通濾波器的作用，它將信號(hào)轉(zhuǎn)換成一個(gè)被饋入1位DAC中的高速位流。根據(jù)位流中“1〞和“0〞的平均數(shù)量的不同，DAC輸出將位于正基準(zhǔn)電壓與負(fù)基準(zhǔn)電壓之間變化?？捎?位DAC〔從理論上講它具有完美的線性〕獲得非常高的線性度。轉(zhuǎn)換器的一個(gè)主要局部采用數(shù)字電路，因而能夠保持較小的芯片面積和較低的功耗。2.8制造工藝架構(gòu)并非影響DAC性能的唯一因素。DAC是由開(kāi)關(guān)、電阻器、放大器和邏輯器件組合而成的。雙極型工藝非常適合于制造低噪聲穩(wěn)定放大器和基準(zhǔn)，但需要很大的電路板面積用以布設(shè)邏輯器件和開(kāi)關(guān)。這往往會(huì)增加硅片尺寸和本錢(qián)，但常常又是實(shí)現(xiàn)高性能DAC所必需采用的制造工藝。CMOS工藝那么是制造高密度低功耗邏輯器件和開(kāi)關(guān)的理想選擇，但不太適用于放大器。對(duì)于要求低功耗和小外形封裝的DAC來(lái)說(shuō)，CMOS工藝往往是優(yōu)選方案。3模數(shù)轉(zhuǎn)換電路3.1模數(shù)轉(zhuǎn)換技術(shù)模數(shù)轉(zhuǎn)換包括采樣、保持、量化和編碼四個(gè)過(guò)程。采樣就是將一個(gè)連續(xù)變化的信號(hào)x(t)轉(zhuǎn)換成時(shí)間上離散的采樣信號(hào)x(n)。根據(jù)奈奎斯特采樣定理，對(duì)于采樣信號(hào)x(t)，如果采樣頻率fs大于或等于2fmax(fmax為x(t)最高頻率成分)，那么可以無(wú)失真地重建恢復(fù)原始信號(hào)x(t)。實(shí)際上，由于模數(shù)轉(zhuǎn)換器器件的非線性失真，量化噪聲及接收機(jī)噪聲等因素的影響，采樣速率一般取fs=2.5fmax。通常采樣脈沖的寬度是很短的，故采樣輸出是斷結(jié)的窄脈沖。要反一個(gè)采樣輸出信號(hào)數(shù)字化，需要將采樣輸出所得的瞬時(shí)模擬信號(hào)保持一段時(shí)間，這就是保持過(guò)程。量化是將連續(xù)幅度的抽樣信號(hào)轉(zhuǎn)換成離散時(shí)間、離散幅度的數(shù)字信號(hào)，量化的主要問(wèn)題就是量化誤差。假設(shè)噪聲信號(hào)在量化電平中是均勻分布的，那么量化噪聲均方值與量化間隔和模數(shù)轉(zhuǎn)換器的輸入阻抗值有關(guān)。編碼是將量化后的信號(hào)編碼成二進(jìn)制代碼輸出。這些過(guò)程有些是合并進(jìn)行的，例如，采樣和保持就利用一個(gè)電路連續(xù)完成，量化和編碼也是在轉(zhuǎn)換過(guò)程同時(shí)實(shí)現(xiàn)的，且所用時(shí)間又是保持時(shí)間的一局部。實(shí)現(xiàn)這些過(guò)程的技術(shù)有很多，從早在上世紀(jì)70年代就出現(xiàn)的積分型到最新的流水線模數(shù)轉(zhuǎn)換技術(shù)，種類(lèi)繁多。由于原理的不同，決定了它們性能特點(diǎn)的差異。在ADC轉(zhuǎn)換中，因?yàn)檩斎氲哪M信號(hào)在時(shí)間上是連續(xù)量，而輸出的數(shù)字信號(hào)代碼是離散量，所以進(jìn)行轉(zhuǎn)換時(shí)必須在一系列選定的瞬間〔亦即時(shí)間坐標(biāo)軸上的一些規(guī)定點(diǎn)上〕對(duì)輸入的模擬信號(hào)取樣，然后再把這些取樣值轉(zhuǎn)換為輸出的數(shù)字量。因此，一般的ADC轉(zhuǎn)換過(guò)程是通過(guò)取樣、保持、量化和編碼這四個(gè)步驟完成的。取樣定理：為了正確無(wú)誤地用取樣信號(hào)表示模擬信號(hào)，必須滿足取樣頻率至少大于2倍信號(hào)的最大頻率。因?yàn)槊看伟讶与妷恨D(zhuǎn)換為相應(yīng)的數(shù)字量都需要一定的時(shí)間，所以在每次取樣以后，必須把取樣電壓保持一段時(shí)間。可見(jiàn)，進(jìn)行ADC轉(zhuǎn)換時(shí)所用的輸入電壓，實(shí)際上是每次取樣結(jié)束時(shí)的信號(hào)值。量化和編碼我們知道，數(shù)字信號(hào)不僅在時(shí)間上是離散的，而且在數(shù)值上的變化也不是連續(xù)的。這就是說(shuō)，任何一個(gè)數(shù)字量的大小，都是以某個(gè)最小數(shù)量單位的整倍數(shù)來(lái)表示的。因此，在用數(shù)字量表示取樣電壓時(shí)，也必須把它化成這個(gè)最小數(shù)量單位的整倍數(shù)，這個(gè)轉(zhuǎn)換過(guò)程就叫做量化。所規(guī)定的最小數(shù)量單位叫做量化單位，用△表示。顯然，數(shù)字信號(hào)最低有效位中的1表示的數(shù)量大小，就等于△。把量化的數(shù)值用二進(jìn)制代碼表示，稱(chēng)為編碼。這個(gè)二進(jìn)制代碼就是ADC轉(zhuǎn)換的輸出信號(hào)。既然模擬電壓是連續(xù)的，那么它就不一定能被△整除，因而不可防止的會(huì)引入誤差，我們把這種誤差稱(chēng)為量化誤差。在把模擬信號(hào)劃分為不同的量化等級(jí)時(shí)，用不同的劃分方法可以得到不同的量化誤差。模數(shù)轉(zhuǎn)換技術(shù)是現(xiàn)實(shí)各種模擬信號(hào)通向數(shù)字世界的橋梁，作為將模擬信號(hào)轉(zhuǎn)換成數(shù)字信號(hào)的模數(shù)轉(zhuǎn)換技術(shù)主要有以下幾種。逐次逼近型、積分型、壓頻變換型等，主要應(yīng)用于中速或較低速、中等精度的數(shù)據(jù)采集和智能儀器中。分級(jí)型和流水線型ADC主要應(yīng)用于高速情況下的瞬態(tài)信號(hào)處理、快速波形存儲(chǔ)與記錄、高速數(shù)據(jù)采集、視頻信號(hào)量化及高速數(shù)字通訊技術(shù)等領(lǐng)域。此外，采用脈動(dòng)型和折疊型等結(jié)構(gòu)的高速ADC，可應(yīng)用于播送衛(wèi)星中的基帶解調(diào)等方面。∑-Δ型ADC主應(yīng)用于高精度數(shù)據(jù)采集特別是數(shù)字音響系統(tǒng)、多媒體、地震勘探儀器、聲納等電子測(cè)量領(lǐng)域。下面對(duì)各種類(lèi)型的ADC作簡(jiǎn)要介紹。3.2模數(shù)轉(zhuǎn)換電路的主要技術(shù)指標(biāo)〔1〕、轉(zhuǎn)換時(shí)間：完成一次A／D轉(zhuǎn)換所需時(shí)間?！?〕、分解度：分解度又稱(chēng)分辨率，是指輸出數(shù)字量最低有效位為1所需的模擬電壓輸入值。〔3〕、精度：指產(chǎn)生一個(gè)給定數(shù)字量所需模擬電壓的理想值與實(shí)際值之間的誤差。〔4〕、輸入模擬電壓范圍：指ADC允許輸入的電壓范圍。3.3積分型轉(zhuǎn)換積分型ADC又稱(chēng)為雙斜率或多斜率ADC，在低速、高精度測(cè)量領(lǐng)域有著廣泛的應(yīng)用，特別是在數(shù)字儀表領(lǐng)域。它由1個(gè)帶有輸入切換開(kāi)關(guān)的模擬積分器、1個(gè)比擬器和1個(gè)計(jì)數(shù)單元構(gòu)成，通過(guò)積分將輸入的模擬電壓轉(zhuǎn)換成與其平均值成正比的時(shí)間間隔。與此同時(shí)，在此時(shí)間間隔內(nèi)利用計(jì)數(shù)器對(duì)時(shí)鐘脈沖進(jìn)行計(jì)數(shù)，從而實(shí)現(xiàn)ADC轉(zhuǎn)換。積分型模數(shù)轉(zhuǎn)換技術(shù)有單積分和雙積分兩種轉(zhuǎn)換方式。單積分模數(shù)轉(zhuǎn)換的工作原理是將被轉(zhuǎn)換的電信號(hào)先變成一段時(shí)間間隔，然后再對(duì)時(shí)間間隔記數(shù)，從而間接把模擬量轉(zhuǎn)換成數(shù)字量的一種模數(shù)轉(zhuǎn)換方法，它的主要缺陷是轉(zhuǎn)換精度不高，主要受到斜坡電壓發(fā)生器、比擬器精度以及時(shí)鐘脈沖穩(wěn)定型的影響。為了提高積分型轉(zhuǎn)換器在同樣條件下的轉(zhuǎn)換精度，可采用雙積分型轉(zhuǎn)換方式。雙積分ADC主要由積分器、比擬器、計(jì)數(shù)器和控制邏輯組成。整個(gè)轉(zhuǎn)換過(guò)程需要兩次積分完成。第一次積分為采樣階段，積分器接被轉(zhuǎn)換模擬電壓并進(jìn)行積分，積分時(shí)間t1是固定的，t1=2nTc。第二次積分時(shí)，積分器接固定值的參考電壓。由于參考電壓與被轉(zhuǎn)換電壓的極性相反，所以第二次積分與第一次積分方向相反。當(dāng)t=t2時(shí)刻積分器輸出為0，計(jì)數(shù)器停止計(jì)數(shù)，轉(zhuǎn)換過(guò)程結(jié)束。由于第二次積分曲線的斜率是固定的，所以t2—t1(第二次積分時(shí)間)與t1時(shí)刻積分器的輸出電壓成正比，即t2—t1與被轉(zhuǎn)換電壓成正比。第二次積分時(shí)間t2—t1轉(zhuǎn)換成脈沖個(gè)數(shù)即為被轉(zhuǎn)換成的數(shù)字量。雙積分ADC有較強(qiáng)的抗干擾能力，工作性能穩(wěn)定，電阻、電容這些元器件參數(shù)即使發(fā)生變化，只要在轉(zhuǎn)換過(guò)程中不發(fā)生變化，對(duì)轉(zhuǎn)換精度都沒(méi)有影響。雙積分ADC的缺點(diǎn)是工作速度慢，雙積分型轉(zhuǎn)換器通過(guò)對(duì)模擬輸入信號(hào)的兩次積分，局部抵消了由于斜坡發(fā)生器所產(chǎn)生的誤差，提高了轉(zhuǎn)換精度。積分型ADC兩次積分的時(shí)間都是利用同一個(gè)時(shí)鐘發(fā)生器和計(jì)數(shù)器來(lái)確定，因此所得到的D表達(dá)式與時(shí)鐘頻率無(wú)關(guān)，其轉(zhuǎn)換精度只取決于參考電壓VR。雙積分型轉(zhuǎn)換方式的特點(diǎn)表現(xiàn)在：精度較高，可以到達(dá)22位。由于積分型轉(zhuǎn)換器輸入端采用了積分器，所以對(duì)交流噪聲的干擾有很強(qiáng)的抑制能力。能夠抑制高頻噪聲和固定的低頻干擾〔如50Hz或60Hz〕，適合在嘈雜的工業(yè)環(huán)境中使用。但是，它的轉(zhuǎn)換速度太慢，轉(zhuǎn)換精度隨轉(zhuǎn)換速率的增加而降低，每秒100～300次〔SPS〕對(duì)應(yīng)的轉(zhuǎn)換精度為12位。所以這種轉(zhuǎn)換方式主要應(yīng)用在低速高精度的轉(zhuǎn)換領(lǐng)域。積分型轉(zhuǎn)換器ADC主要應(yīng)用于低速、精密測(cè)量等領(lǐng)域，如數(shù)字電壓表。優(yōu)點(diǎn)：分辨率高，可達(dá)22位；功耗低、本錢(qián)低。缺點(diǎn)：轉(zhuǎn)換速率低，轉(zhuǎn)換速率在12位時(shí)為100～300SPS。3.4逐次逼近型轉(zhuǎn)換逐次逼近型轉(zhuǎn)換方式在當(dāng)今的模數(shù)轉(zhuǎn)換領(lǐng)域有著廣泛的應(yīng)用，它包括1個(gè)比擬器、1個(gè)數(shù)模轉(zhuǎn)換器、1個(gè)逐次逼近存放器〔SAR〕、1個(gè)邏輯控制單元和時(shí)鐘，按照二分搜索法的原理，類(lèi)似于天平稱(chēng)物的一種模數(shù)轉(zhuǎn)換過(guò)程。也就是將需要進(jìn)行轉(zhuǎn)換的模擬信號(hào)與的不同的參考電壓進(jìn)行屢次比擬，在邏輯控制單元的控制下，1個(gè)時(shí)鐘周期完成1位轉(zhuǎn)換，使轉(zhuǎn)換后的數(shù)字量在數(shù)值上逐次逼近輸入模擬量的對(duì)應(yīng)值。N位轉(zhuǎn)換需要N個(gè)時(shí)鐘周期，轉(zhuǎn)換完成后輸出二進(jìn)制數(shù)。逐次逼近型ADC中的數(shù)模轉(zhuǎn)換器目前主要有R_2R電阻式逐次逼近型數(shù)模轉(zhuǎn)換器、二進(jìn)制加權(quán)電容式逐次逼近型數(shù)模轉(zhuǎn)換器，電容式逐次逼近型ADC中的數(shù)模轉(zhuǎn)換器由N個(gè)按照二進(jìn)制加權(quán)排列的電容和一個(gè)“空LSB〞電容組成的陣列，每個(gè)與數(shù)據(jù)位相對(duì)應(yīng)的電容應(yīng)該精確地是下一個(gè)較小電容的兩倍。在高分辨率ADC〕如16位ADC〕中，這會(huì)導(dǎo)致過(guò)寬的數(shù)值范圍，以致無(wú)法用經(jīng)濟(jì)、可行的尺寸實(shí)現(xiàn)。逐次逼近型ADC采樣速率受限于：A．?dāng)?shù)模轉(zhuǎn)換器DAC的建立時(shí)間，在這段時(shí)間內(nèi)必須穩(wěn)定在整個(gè)轉(zhuǎn)換器的分辨率以?xún)?nèi)〔如1/2LSB〕；B．比擬器，必須在規(guī)定的時(shí)間內(nèi)能夠分辨VIN與VDAC的微小差異；C．邏輯開(kāi)銷(xiāo)。逐次逼近型ADC的線性也受限于數(shù)模轉(zhuǎn)換器DAC線性指標(biāo)的限制，因此，分辯率高于12位的逐次逼近型ADC常常需要調(diào)理或校準(zhǔn)，以改善其線性指標(biāo)，這主要是受元件固有的匹配度所限。雖然這在某種程度上取決于處理工藝和設(shè)計(jì)，但在實(shí)際的DAC設(shè)計(jì)中，元件的匹配度將線性指標(biāo)限制在12位左右。逐次逼近型轉(zhuǎn)換方式的特點(diǎn)是：原理簡(jiǎn)單，便于實(shí)現(xiàn)，不存在延遲問(wèn)題，轉(zhuǎn)換速度較高，可以到達(dá)100萬(wàn)次/秒〔MPSP〕；在低于12位分辨率的情況下，電路實(shí)現(xiàn)上較其他轉(zhuǎn)換方式本錢(qián)低；轉(zhuǎn)換時(shí)間確定。但這種轉(zhuǎn)換方式需要數(shù)模轉(zhuǎn)換電路，由于高精度的數(shù)模轉(zhuǎn)換電路需要較高的電阻或電容匹配網(wǎng)絡(luò)，故精度不會(huì)很高。逐次逼近型轉(zhuǎn)換方式的ADC的分辨率和采樣速率是相互矛盾的，分辨率低時(shí)采樣速率較高，要提高分辨率，采樣速率就會(huì)受到限制。逐次逼近型ADC的另一個(gè)特點(diǎn)是功耗隨采樣速率而改變，這一點(diǎn)與并行轉(zhuǎn)換ADC或流水線ADC不同，后者在不同的采樣速率下具有固定的功耗，這對(duì)于低功耗應(yīng)用或者不需要連續(xù)采集數(shù)據(jù)的應(yīng)用非常有利。逐次逼近型轉(zhuǎn)換方式與其它轉(zhuǎn)換方式的比擬：與流水線ADC相比擬，流水線ADC由于并行結(jié)構(gòu)提高了數(shù)據(jù)的吞吐率，但要以功耗和延遲為代價(jià)；流水線ADC需要頻繁地進(jìn)行數(shù)字誤差校準(zhǔn)，以降低對(duì)流水線上每一級(jí)閃速ADC〔即比擬器〕的精度要求，而SARADC的比擬器精度只需要與整體系統(tǒng)的精度相當(dāng)即可。流水線ADC一般比同等級(jí)別的SARADC占用更多的硅片面積。與閃速ADC相比擬，閃速ADC需要大量的精密電阻和比擬器，同時(shí)還要保證比擬器的精度是系統(tǒng)精度的兩面三刀倍。而SARADC的比擬器精度只需要與整體系統(tǒng)的精度相當(dāng)即可。對(duì)于閃速ADC，分辨率每提高1位，閃速ADC中比擬器和精密電阻的個(gè)數(shù)將成倍增長(zhǎng)，而在SARADC中，提高分辨率需要更精確的元件，但復(fù)雜度并非按指數(shù)率增長(zhǎng)。當(dāng)然閃速ADC的速度遠(yuǎn)高于SARADC型模數(shù)轉(zhuǎn)換器的。與過(guò)采樣Σ△模數(shù)轉(zhuǎn)換相比擬，過(guò)采樣Σ△模數(shù)轉(zhuǎn)換不需要進(jìn)行微調(diào)或校準(zhǔn)，即可到達(dá)很高的精度，也不需要在模擬輸入廟增加快速滾降的抗混疊濾波器，因?yàn)椴蓸铀俾室扔行捀叩枚?。過(guò)采樣Σ△模數(shù)轉(zhuǎn)換的過(guò)采樣特性還可用來(lái)“平滑〞模擬輸入中的任何系統(tǒng)噪聲。然而，過(guò)采樣Σ△模數(shù)轉(zhuǎn)換器要以速率換取分辨率。由于產(chǎn)生一個(gè)最終采樣需要采樣很屢次〔至少是16倍，一般會(huì)更多〕，這就要求Σ△調(diào)制器的內(nèi)部模擬電路的工作速率要比最終的數(shù)據(jù)速率快很多。數(shù)字抽取濾波器的設(shè)計(jì)也是一個(gè)挑戰(zhàn)，并要消耗很多硅片面積。在不遠(yuǎn)的將來(lái)，速度最高的高分辨率過(guò)采樣Σ△模數(shù)轉(zhuǎn)換器的帶寬將不大可能高出幾兆赫茲很多。優(yōu)點(diǎn)：低功耗、高分辯率、高精度、輸出數(shù)據(jù)不存在延遲以及小尺寸。分辨率低于12位時(shí)，價(jià)格較低，采樣速率可達(dá)1MSPS；與其它ADC相比，功耗相當(dāng)?shù)?。缺點(diǎn)：在高于14位分辨率情況下，價(jià)格較高；傳感器產(chǎn)生的信號(hào)在進(jìn)行模/數(shù)轉(zhuǎn)換之前需要進(jìn)行調(diào)理，包括增益級(jí)和濾波，這樣會(huì)明顯增加本錢(qián)。3.5并行轉(zhuǎn)換并行轉(zhuǎn)換方式又稱(chēng)為閃爍型轉(zhuǎn)換方式。是模數(shù)轉(zhuǎn)換中轉(zhuǎn)換速度最快的，由于不用逐次比擬，它對(duì)N位數(shù)據(jù)不是轉(zhuǎn)換N次，而是只轉(zhuǎn)換一次，所以速度在為提高。并行轉(zhuǎn)換ADC是由電阻分壓器、電壓比擬器和編碼器三局部組成，經(jīng)分壓器分壓所得到的不同電壓值分別接到各比擬器的某一輸入端(同相端或反相端)，被轉(zhuǎn)換信號(hào)接到各比擬器的另一個(gè)輸入端，比擬器輸出的信號(hào)經(jīng)編碼器編碼后，就得到了用代碼表示的數(shù)字信號(hào)。并行轉(zhuǎn)換又稱(chēng)為閃爍型轉(zhuǎn)換方式，并行轉(zhuǎn)換是一種直接的模數(shù)轉(zhuǎn)換方式，所有位的轉(zhuǎn)換同時(shí)完成，其轉(zhuǎn)換時(shí)間主取決于比擬器的開(kāi)關(guān)速度、編碼器的傳輸時(shí)間延遲等。增加輸出代碼對(duì)轉(zhuǎn)換時(shí)間的影響較小，但隨著分辨率的提高，需要高密度的模擬設(shè)計(jì)以實(shí)現(xiàn)轉(zhuǎn)換所必需的數(shù)量很大的精密分壓電阻和比擬器電路。輸出數(shù)字增加一位，精密電阻數(shù)量就要增加一倍，比擬器也近似增加一倍。并行轉(zhuǎn)換方式在所有的模數(shù)轉(zhuǎn)換中，轉(zhuǎn)換速度最快，采樣速率能到達(dá)1GSPS以上，特別適合高速轉(zhuǎn)換領(lǐng)域，現(xiàn)代開(kāi)展的高速ADC大多采用這種結(jié)構(gòu)。缺點(diǎn)是分辨率不高，一般都在10位以下；這主要是受到了電路實(shí)現(xiàn)的影響，因?yàn)橐粋€(gè)N位的并行轉(zhuǎn)換器，需要2的N次方個(gè)精密分壓電阻和2的N次方減1個(gè)比擬器，當(dāng)N＝10時(shí)，比擬器的數(shù)目就會(huì)超過(guò)1000個(gè)，精度越高，比擬器的數(shù)目越多，制造越困難。此外，精度較高時(shí)，功耗較大，受到功率和體積的限制，并行比擬ADC的分辨率也難以做的很高。并行轉(zhuǎn)換方式ADC的分辨率受管芯尺寸、輸入電容、功率等限制。結(jié)果重復(fù)的并聯(lián)比擬器如果精度不匹配，還會(huì)造成靜態(tài)誤差，如會(huì)使輸入失調(diào)電壓增大。同時(shí)，這一類(lèi)型的ADC由于比擬器的亞穩(wěn)壓、編碼氣泡，還會(huì)產(chǎn)生離散的、不精確的輸出，即所謂的“火花碼〞。優(yōu)點(diǎn)：模/數(shù)轉(zhuǎn)換速度最高。缺點(diǎn)：分辨率不高，功耗大，本錢(qián)高。3.6流水線轉(zhuǎn)換流水線結(jié)構(gòu)ADC，又稱(chēng)為子區(qū)式ADC，流水線型轉(zhuǎn)換方式是對(duì)并行轉(zhuǎn)換方式進(jìn)行改良而設(shè)計(jì)出的一種轉(zhuǎn)換方式，它是一種高效和強(qiáng)大的模數(shù)轉(zhuǎn)換器它能夠提供高速、高分辨率的模數(shù)轉(zhuǎn)換，并且具有令人滿意的低功率消耗和很小的芯片尺寸；經(jīng)過(guò)合理的設(shè)計(jì)，還可以提供優(yōu)異的動(dòng)態(tài)特性。它在一定程度上既具有并行轉(zhuǎn)換高速的特點(diǎn)，又克服了制造困難的問(wèn)題，其結(jié)構(gòu)如圖6所示。流水線型ADC由假設(shè)干級(jí)級(jí)聯(lián)電路組成，每一級(jí)包括一個(gè)采樣/保持放大器、一個(gè)低分辨率的ADC和DAC以及一個(gè)求和電路，其中求和電路還包括可提供增益的級(jí)間放大器?？焖倬_的n位轉(zhuǎn)換器分成兩段以上的子區(qū)〔流水線〕來(lái)完成。首級(jí)電路的采樣/保持器對(duì)輸入信號(hào)取樣后先由一個(gè)m位分辨率粗ADC轉(zhuǎn)換器對(duì)輸入進(jìn)行量化，接著用一個(gè)至少n位精度的乘積型數(shù)模轉(zhuǎn)換器〔MDAC〕產(chǎn)生一個(gè)對(duì)應(yīng)于量化結(jié)果的模/擬電平并送至求和電路，求和電路從輸入信號(hào)中扣除此模擬電平。并將差值精確放大某一固定增益后關(guān)交下一級(jí)電路處理。經(jīng)過(guò)各級(jí)這樣的處理后，最后由一個(gè)較高精度的K位細(xì)ADC轉(zhuǎn)換器對(duì)剩余信號(hào)進(jìn)行轉(zhuǎn)換。將上述各級(jí)粗、細(xì)ADC的輸出組合起來(lái)即構(gòu)成高精度的n位輸出。流水線模數(shù)轉(zhuǎn)換器中各級(jí)電路分別有自己的跟蹤保持電路，因此，當(dāng)信號(hào)傳遞給次級(jí)電路后本級(jí)電路的跟蹤保持器就可以釋放出來(lái)處理下一次休樣。這樣就提高了整個(gè)電路的吞吐能力，一次休樣要在一個(gè)時(shí)鐘周期內(nèi)完成。流水線型轉(zhuǎn)換方式的特點(diǎn)是：精度較高，可達(dá)16位左右；轉(zhuǎn)換速度較快，16位該種類(lèi)型的ADC速度可達(dá)5MPSP，較逐次比擬型快；分辨率相同的情況下，電路規(guī)模及功耗大大降低。但流水線型轉(zhuǎn)換方式是以犧牲速度來(lái)?yè)Q取高精度的，另外還存在轉(zhuǎn)換出錯(cuò)的可能。即第一級(jí)剩余信號(hào)的范圍不滿足第二級(jí)并行閃爍ADC量程的要求時(shí)，會(huì)產(chǎn)生線性失真或失碼現(xiàn)象，需要額外的電路進(jìn)行調(diào)整。目前，這種新型的ADC結(jié)構(gòu)主要應(yīng)用于對(duì)THD和SFDR及其它頻域特性要求較高的通訊系統(tǒng)，對(duì)噪聲、帶寬和瞬態(tài)相應(yīng)速度等時(shí)域特性要求較高的CCD成像系統(tǒng)，對(duì)時(shí)域和頻域參數(shù)都要求較高的數(shù)據(jù)采集系統(tǒng)。優(yōu)點(diǎn)：有良好的線性和低失調(diào)；可以同時(shí)對(duì)多個(gè)采樣進(jìn)行處理，有較高的信號(hào)處理速度，典型的為T(mén)conv<100ns；低功率；高精度；高分辨率；價(jià)格較全并行轉(zhuǎn)換方式低，所需設(shè)計(jì)時(shí)間更少，難度更小，可以簡(jiǎn)化電路。很少有比擬器進(jìn)入亞穩(wěn)態(tài)，從根本上消除了閃爍碼溫度計(jì)氣泡。缺點(diǎn)：基準(zhǔn)電路和偏置結(jié)構(gòu)過(guò)于復(fù)雜；輸入信號(hào)需要經(jīng)過(guò)特殊處理，以便穿過(guò)數(shù)級(jí)電路造成流水延遲；對(duì)鎖存定時(shí)的要求嚴(yán)格；對(duì)電路工藝要求很高，電路板上設(shè)計(jì)得不合理會(huì)影響增益的線性、失調(diào)及其它參數(shù)。3.7折疊插值轉(zhuǎn)換由流水線型轉(zhuǎn)換方式可知，通過(guò)對(duì)輸入信號(hào)的預(yù)處理，使轉(zhuǎn)換器精度提高的同時(shí)，可大幅降低元件的數(shù)目。流水線型處理的方式是分步轉(zhuǎn)換，其高位和底位數(shù)據(jù)分步得到，使轉(zhuǎn)換速度受到影響。折疊插值型轉(zhuǎn)換方式克服了流水線型分步轉(zhuǎn)換所帶來(lái)的速度下降，它通過(guò)預(yù)處理電路，同時(shí)得到高位和低位數(shù)據(jù)，但元件的數(shù)目卻大大減少。折疊插值型轉(zhuǎn)換方式信號(hào)預(yù)處理的方法是折疊。折疊就是把輸入較大的信號(hào)映射到某一個(gè)較小的區(qū)域內(nèi)，并將其轉(zhuǎn)換成數(shù)字信號(hào)，這個(gè)數(shù)據(jù)為整個(gè)數(shù)字量的低位數(shù)據(jù)。然后再找出輸入信號(hào)被映射的區(qū)間，該區(qū)間也以數(shù)字量表示，這個(gè)數(shù)據(jù)為整個(gè)數(shù)字量的高位數(shù)據(jù)。高位和低位數(shù)據(jù)經(jīng)過(guò)處理，得到最后的數(shù)字信號(hào)。圖3就是一個(gè)8位的折疊型轉(zhuǎn)換方式的信號(hào)處理的示意圖。它將輸入信號(hào)折疊成8個(gè)區(qū)間，用3位數(shù)字表示這8個(gè)區(qū)間。然后再將折疊后的信號(hào)轉(zhuǎn)換成5位數(shù)字量。折疊插值型轉(zhuǎn)換結(jié)構(gòu)有四個(gè)功能：折疊、內(nèi)插、均衡和校準(zhǔn)。折疊對(duì)模擬輸入信號(hào)進(jìn)行處理，以將之映射或折疊成鋸齒波，從而減少折疊所需的比擬器數(shù)量。那就是說(shuō)，一個(gè)折疊因數(shù)為3的8位ADC中，(256)/3或者85個(gè)比擬器被輸入電壓范圍內(nèi)的三個(gè)段共享，因此每個(gè)比擬器都對(duì)應(yīng)三個(gè)連在一起的彼此極性相反的寬范圍放大器的輸出〔如圖〕。實(shí)際的折疊電路是由多個(gè)差分對(duì)構(gòu)成的，并不能形成如圖3所示的三角形折疊波，一般在最大值及最小值處較圓滑，造成較大的非線性誤差，這可通過(guò)采用多個(gè)折疊電路的方法進(jìn)行改良。如果數(shù)字量低位局部有5位，采用32個(gè)折疊電路，通過(guò)調(diào)節(jié)各個(gè)折疊電路的基準(zhǔn)電壓，使每個(gè)折疊區(qū)間產(chǎn)生32個(gè)過(guò)零點(diǎn)，然后把這32路折疊后的信號(hào)送入比擬器，再經(jīng)過(guò)編碼，產(chǎn)生低位數(shù)據(jù)。但是32路折疊電路的電路規(guī)模較大，表達(dá)不出它的優(yōu)勢(shì)，所以通過(guò)插值的方法來(lái)產(chǎn)生相同的效果。仍以低位為5位量化為例，只采用4個(gè)折疊電路，那么每個(gè)折疊區(qū)間會(huì)有4個(gè)折疊波。再利用8個(gè)電阻分壓產(chǎn)生的基準(zhǔn)電壓，調(diào)節(jié)這4個(gè)折疊電路，就可以得到另外的7組折疊波，同樣可以產(chǎn)生32路折疊波。圖4就是折疊插值轉(zhuǎn)換方式的原理圖。折疊插值轉(zhuǎn)換方式的特點(diǎn)是：數(shù)據(jù)的兩次量化是同時(shí)進(jìn)行的，具有全并行轉(zhuǎn)換的特點(diǎn)，速度較快；而且所需的比擬器比快閃式模擬數(shù)字轉(zhuǎn)換器少。內(nèi)插式模擬數(shù)字轉(zhuǎn)換器那么只需極少量輸入放大器，而且所需的輸入電容也較低。管芯體積較小、功耗較低、而動(dòng)態(tài)性能又很高，如這里的8位轉(zhuǎn)換器只需40個(gè)比擬器。折疊插值方式存在的問(wèn)題是信號(hào)頻率過(guò)高時(shí)，有所謂“氣泡〞現(xiàn)象產(chǎn)生，需要額外的處理電路；且當(dāng)位數(shù)超過(guò)8位時(shí)，如要保持較少的比擬器數(shù)目，折疊插值變得十分麻煩，所以一般只用于8位以下的轉(zhuǎn)換器當(dāng)中。3.8過(guò)采樣Σ△模數(shù)轉(zhuǎn)換過(guò)采樣Σ△模數(shù)轉(zhuǎn)換是近十幾年開(kāi)展起來(lái)的一種模數(shù)轉(zhuǎn)換方式，目前在音頻領(lǐng)域得到廣泛的應(yīng)用。它采用增量編碼方式即根據(jù)前一量值與后一量值的差值的大小來(lái)進(jìn)行量化編碼。從某種意義上講，它是根據(jù)信號(hào)波形的包絡(luò)線進(jìn)行量化編碼的。過(guò)采樣∑-Δ型ADC包括模擬∑-Δ調(diào)制器以及連接其后的數(shù)字抽取濾波器。過(guò)采樣∑-Δ調(diào)制器以極高的抽樣頻率對(duì)輸入模擬信號(hào)進(jìn)行抽樣，并對(duì)兩個(gè)抽樣之間的差值進(jìn)行低位量化，從而得到用低位數(shù)碼表示的數(shù)字信號(hào)，即∑-Δ碼，然后將這種∑-Δ碼送給數(shù)字抽取濾波器進(jìn)行抽取濾波，從而得到高分辨率的線性脈沖編碼調(diào)制的數(shù)字信號(hào)。因此抽取濾波器實(shí)際上相當(dāng)于一個(gè)碼型變換器。由于∑-Δ具有極高的抽樣速率，通常比奈奎斯特抽樣頻率高出許多倍，采樣頻率通常是信號(hào)最高頻率的64～256倍，因此∑-Δ轉(zhuǎn)換器又稱(chēng)為過(guò)抽樣ADC轉(zhuǎn)換器。這種類(lèi)型的ADC采用了極低位的量化器，從而防止了制造高位轉(zhuǎn)換器和高精度電阻網(wǎng)絡(luò)的困難；另一方面，因?yàn)樗捎昧恕?Δ調(diào)制技術(shù)和數(shù)字抽取濾波，可以獲得極高的分辨率；同時(shí)由于采用了低位量化輸出的采用高分辨率的碼，不會(huì)對(duì)抽樣值幅度變化敏感，而且由于碼位低，抽樣與量化編碼可以同時(shí)完成，幾乎不花時(shí)間，因此不需要采樣保持電路，這就使得采樣系統(tǒng)的構(gòu)成大為簡(jiǎn)化。這種增量調(diào)制型ADC實(shí)際上是以高速抽樣率來(lái)抱取高位量化，即以速度來(lái)?yè)Q精度。近年來(lái)，采用高分辨率的∑-Δ型ADC頗為流行，它的一個(gè)突出優(yōu)點(diǎn)是在一片混合信號(hào)CMOS大規(guī)模集成電路上實(shí)現(xiàn)了ADC與數(shù)字信號(hào)處理技術(shù)的結(jié)合。這一技術(shù)的其它優(yōu)點(diǎn)：分辨率高達(dá)24位；比積分型及壓頻變換型ADC的轉(zhuǎn)換速率高；采用混合信號(hào)CMOS工藝，可實(shí)現(xiàn)低價(jià)格、高分辨率的數(shù)據(jù)采集和數(shù)字信號(hào)處理；由于采用高倍頻過(guò)采樣技術(shù)，降低了對(duì)傳感器信號(hào)進(jìn)行濾波的要求，實(shí)際上取消了信號(hào)調(diào)理。缺點(diǎn)：當(dāng)高速轉(zhuǎn)換時(shí)，需要高階調(diào)制器；在轉(zhuǎn)換速率相同的條件下，比積分型和逐次逼近型ADC的功耗高。目前，∑-Δ型ADC分為四類(lèi)：高速類(lèi)ADC；調(diào)制解調(diào)器類(lèi)ADC；編碼器類(lèi)ADC；傳感器低頻測(cè)量ADC。其中每一類(lèi)∑-Δ型ADC又分為許多型號(hào)，給用戶帶來(lái)極大方便。過(guò)采樣Σ△模數(shù)轉(zhuǎn)換的主要特點(diǎn)是：∑-Δ調(diào)制器具有獨(dú)特的噪聲成型功能，能把大局部量化噪聲移出基帶，因而過(guò)采樣Σ△ADC有著極高的精度，可達(dá)24位以上。由于采用了過(guò)采樣調(diào)制、噪音成形和數(shù)字濾波等關(guān)鍵技巧，充分發(fā)揚(yáng)了數(shù)字和模擬集成技術(shù)的長(zhǎng)處，使用很少的模擬元件和高度復(fù)雜的數(shù)字信號(hào)處理電路到達(dá)高精度〔16位以上〕的目的；模擬電路僅占5％，大局部是數(shù)字電路，并且模擬電路對(duì)元件的匹配性要求不高，易于用CMOS技術(shù)實(shí)現(xiàn)。但Σ△轉(zhuǎn)換方式的采樣頻率過(guò)高，不適合處理高頻〔如視頻〕信號(hào)，這雖可通過(guò)高階的Σ△調(diào)制器來(lái)解決，但考慮到穩(wěn)定性，一般只在3階以下。優(yōu)點(diǎn)：分辨率較高，高達(dá)24位；轉(zhuǎn)換速率高，高于積分型和壓頻變換型ADC；價(jià)格低；內(nèi)部利用高倍頻過(guò)采樣技術(shù)，實(shí)現(xiàn)了數(shù)字濾波，降低了對(duì)傳感器信號(hào)進(jìn)行濾波的要求，與DSP技術(shù)兼容，便于實(shí)現(xiàn)系統(tǒng)集成。缺點(diǎn)：高速∑-△型ADC的價(jià)格較高；在轉(zhuǎn)換速率相同的條件下，比積分型和逐次逼近型ADC的功耗高。3.9壓頻變換型ADC壓頻變換型ADC是間接型ADC，它先將輸入模擬信號(hào)的電壓轉(zhuǎn)換成頻率與其成正比的脈沖信號(hào)，然后在固定的時(shí)間間隔內(nèi)對(duì)此脈沖信號(hào)進(jìn)行計(jì)數(shù)，計(jì)數(shù)結(jié)果即為正比于輸入模擬電壓信號(hào)的數(shù)字量。從理論上講，這種ADC的分辨率可以無(wú)限增加，只要采用時(shí)間長(zhǎng)到滿足輸出頻率分辨率要求的累積脈沖個(gè)數(shù)的寬度即可。優(yōu)點(diǎn)：精度高、價(jià)格較低、功耗較低。缺點(diǎn)：類(lèi)似于積分型ADC，其轉(zhuǎn)換速率受到限制，12位時(shí)為100～300SPS。4模數(shù)轉(zhuǎn)換技術(shù)及其開(kāi)展趨勢(shì)4.1現(xiàn)在的高速模-數(shù)轉(zhuǎn)換器有多快？管道結(jié)構(gòu)、硅雙極和CMOS工藝技術(shù)決定了商用高速轉(zhuǎn)換器的采樣頻率在300Msamples/s以下，典型的分辨率范圍在12到14位之間。300Msamples/s比起1Gsample/s來(lái)說(shuō)速度差距非常大。相對(duì)較新的可以到達(dá)1Gsample/s的轉(zhuǎn)換器都擁有8或者10位的分辨率，并在雙極和CMOS技術(shù)中采用閃存或者折疊/內(nèi)插式結(jié)構(gòu)。目前轉(zhuǎn)換器中速度最快的一種是一個(gè)雙通道轉(zhuǎn)換器，這個(gè)雙通道轉(zhuǎn)換器建于一個(gè)單芯片上，交叉存取速度可以到達(dá)3Gsamples/s。4.2高速ADC的速度和分辨率之間是一個(gè)怎樣的折衷關(guān)系？在測(cè)試器件中，更高的采樣率讓設(shè)計(jì)者們可在規(guī)定時(shí)間內(nèi)測(cè)量更大范圍的信號(hào)頻率和更高的分辨率。而在通信中，更高的采樣率可以讓更大寬帶的輸入信號(hào)被數(shù)字化。另一方面，分辨率可轉(zhuǎn)換為動(dòng)態(tài)范圍，8位的分辨率適用于示波器，因?yàn)樗呛偷湫偷娘@示分辨率相匹配的。相比之下，頻譜分析儀需要更高的分辨率，因此會(huì)使用較慢的高速ADC。在通信中，速度非?？斓?位轉(zhuǎn)換器被用于衛(wèi)星和微波點(diǎn)對(duì)點(diǎn)通信，因?yàn)樵谶@些領(lǐng)域要求信號(hào)強(qiáng)度高度一致。而速度較慢但分辨率較高的ADC那么被用于基站，來(lái)處理近距離和遠(yuǎn)距離信息源之間信號(hào)強(qiáng)度的偏差。4.3結(jié)構(gòu)如何影響速度？大局部速度沒(méi)有低于1Gsample/s的高速轉(zhuǎn)換器的管道結(jié)構(gòu)中都有一些偏差，在這些結(jié)構(gòu)中一局部連續(xù)采樣是并列進(jìn)行的。移位存放器及時(shí)地集結(jié)各個(gè)階段的位，并將組合的采樣信號(hào)傳遞到糾錯(cuò)邏輯單元。速度高于1Gsample/s的一些轉(zhuǎn)換器采用閃存結(jié)構(gòu)，利用大的比擬器陣列在一個(gè)步驟內(nèi)轉(zhuǎn)換采樣信號(hào)。由于一個(gè)N位的閃存轉(zhuǎn)換器要求2N-1個(gè)比擬器，所以它們對(duì)功率的要求非常大，并占據(jù)很大的硅片面積。1993年問(wèn)世但卻沒(méi)有大規(guī)模商品化的折疊/內(nèi)插式架構(gòu)那么減少了所需比擬器的數(shù)量，從而促成了CMOS實(shí)現(xiàn)數(shù)千兆赫速率的這一新的飛躍。4.4為什么折疊/內(nèi)插式結(jié)構(gòu)的速度如此之快？依靠良好設(shè)計(jì)，折疊/內(nèi)插式結(jié)構(gòu)ADC的速率到達(dá)了800Msamples/s。不僅如此，“單個(gè)〞ADC〔速率為1和1.5Gsamples/s〕實(shí)際上是一個(gè)普通芯片上的交叉存取的雙通道器件。最新的芯片帶有一對(duì)交叉存取ADC，并且自身交叉存取速度到達(dá)2和3Gsamples/s。要到達(dá)這種速率也不是那么容易的。交叉存取通常會(huì)影響性能，因?yàn)榻徊嫫骷妮^時(shí)不一致，而增益和偏移也不一定匹配。要保持可能的速度增益，就要求緊密抖動(dòng)和扭曲校正，以及一定程度的片上增益、偏移和較時(shí)的校準(zhǔn)。4.5折疊/內(nèi)插式結(jié)構(gòu)是如何工作的？這個(gè)結(jié)構(gòu)有四個(gè)功能：折疊、內(nèi)插、均衡(averaging)和校準(zhǔn)。折疊對(duì)模擬輸入信號(hào)進(jìn)行處理，以將之映射或折疊成鋸齒波，從而減少折疊所需的比擬器數(shù)量。那就是說(shuō)，一個(gè)折疊因數(shù)為3的8位ADC中，(28?C1)/3或者85個(gè)比擬器被輸入電壓范圍內(nèi)的三個(gè)段共享，因此每個(gè)比擬器都對(duì)應(yīng)三個(gè)連在一起的彼此極性相反的寬范圍放大器的輸出〔如圖〕。層疊階段增加了折疊，并進(jìn)一步減少了需要的比擬器的數(shù)量。為恢復(fù)這些在映射或折疊中喪失的信息，額外的“粗調(diào)〞比擬器被用來(lái)隔離這些輸入信號(hào)所在的折疊層。由于粗調(diào)比擬器和普通比擬器是并行運(yùn)行的，也就沒(méi)有了判定反應(yīng)環(huán)路，從而就如在其它非閃存結(jié)構(gòu)中那樣，使得高速吞吐量成為了可能。通過(guò)內(nèi)插，層疊的前置放大器階段為每一個(gè)“帶電的〞交叉點(diǎn)產(chǎn)生多重“虛擬〞交叉點(diǎn)。通過(guò)允許不是輸入產(chǎn)生的交叉點(diǎn)橫跨參考電壓，內(nèi)插可減少需要那岸朔糯篤韉氖俊?p>均衡和校準(zhǔn)均衡減弱了器件噪音和偏移的影響，包括由折疊產(chǎn)生的偏移。每一個(gè)放大器的輸出由鄰近的輸出迭生。與閃存結(jié)構(gòu)相比，折疊對(duì)器件的偏移更敏感，而CMOS對(duì)那么比雙極更難匹配。解決方法就是校準(zhǔn)這些前置放大器的偏移。芯片設(shè)計(jì)者通過(guò)共享同樣的輸入緩沖和在校準(zhǔn)路徑中包括追蹤及保存(track-and-hold)，來(lái)匹配交叉存取的信道的增益和偏移。而至于信道間的采樣光孔偏移，他們那么通過(guò)采用一個(gè)通用采樣時(shí)鐘來(lái)處理。5高速ADC轉(zhuǎn)換器的選擇模數(shù)轉(zhuǎn)換器是連接模擬和數(shù)字世界的一個(gè)重要接口。ADC轉(zhuǎn)換器將現(xiàn)實(shí)世界的模擬信號(hào)變換成數(shù)字位流以進(jìn)行處理、傳輸及其他操作。ADC轉(zhuǎn)換器的選擇是至關(guān)重要的。所選擇的ADC轉(zhuǎn)換器應(yīng)能確保模擬信號(hào)在數(shù)字位流中被準(zhǔn)確地表示，并提供一個(gè)具有任何必需的數(shù)字信號(hào)處理功能的平滑接口，這一點(diǎn)很重要。目前的高速ADC轉(zhuǎn)換器已被應(yīng)用于各種儀表、成像以及通信領(lǐng)域中。對(duì)用戶而言，所有這些應(yīng)用都有著相似的要求，即以較低的價(jià)格實(shí)現(xiàn)更高的性能。在選擇高速ADC轉(zhuǎn)換器時(shí)，設(shè)計(jì)師必須考慮下面幾個(gè)因素：●終端系統(tǒng)的要求●本錢(qián)●分辨率或精度●速度●性能對(duì)終端系統(tǒng)要求的清晰了解將簡(jiǎn)化ADC轉(zhuǎn)換器的選擇過(guò)程。在某些場(chǎng)合，它可以把所需考慮的選擇參數(shù)限制為屈指可數(shù)的幾個(gè)。例如，很多超聲波應(yīng)用采用的是每個(gè)通道需要一個(gè)ADC的數(shù)字光束成形系統(tǒng)。對(duì)于一個(gè)具有多達(dá)256個(gè)通道的系統(tǒng)而言，具有多通道和低功耗的ADC轉(zhuǎn)換器是一個(gè)適宜的選擇。對(duì)于8進(jìn)制ADC轉(zhuǎn)換器來(lái)說(shuō)，超聲波應(yīng)用是主要的終端應(yīng)用。位于ADC之后的DSP或ASIC所使用的電源電壓也是必需加以考慮的。越來(lái)越多的高速ADC將采用3V、2.5V和1.8V的工作電源。價(jià)格是始終需要考慮的因素。如今的轉(zhuǎn)換器設(shè)計(jì)師正在制作性?xún)r(jià)比更為優(yōu)越的ADC。5.1速度與分辨率的關(guān)系目前的高速ADC最初是按速度和分辨率進(jìn)行分類(lèi)的。轉(zhuǎn)換器的速度是指ADC能夠進(jìn)行轉(zhuǎn)換的取樣速率或每秒的取樣數(shù)量。對(duì)于高速ADC來(lái)說(shuō)，速度以百萬(wàn)取樣每秒(Msps)為計(jì)量單位。分辨率是指轉(zhuǎn)換器能夠復(fù)制的位數(shù)精度：分辨率越高，那么結(jié)果越精確。分辨率以位來(lái)計(jì)量。目前市場(chǎng)上的高速ADC的分辨率為8～16位，速度為2～4Gsps。速度和分辨率始終是一對(duì)矛盾。分辨率的增加通常會(huì)導(dǎo)致可實(shí)現(xiàn)速度的降低。如今的ADC設(shè)計(jì)師擁有更快的處理方法和更多的架構(gòu)以便從中選擇有助于解決速度和分辨率這一對(duì)矛盾的轉(zhuǎn)換器：目前已有16位20Msps、10位300Msps和8位1Gsps的ADC。高速ADC的常用架構(gòu)有閃存型〔flash〕、半閃存型〔semi-flash〕、SAR型和流水線型四種。SAR型ADC通常具有10～16位的分辨率。SAR的架構(gòu)基于一個(gè)比擬器。假設(shè)要獲得n位的分辨率，逐次逼近轉(zhuǎn)換器就必須執(zhí)行n次比擬器操作，并把每一次的結(jié)果都存儲(chǔ)在存放器中。一個(gè)12位轉(zhuǎn)換器需要12個(gè)時(shí)鐘周期來(lái)完成一次轉(zhuǎn)換。這種轉(zhuǎn)換器的優(yōu)點(diǎn)是硅片尺寸小、功耗低且精度高。缺點(diǎn)是取樣速度慢，輸入帶寬低。閃存型ADC的分辨率被限制為8位。閃存型ADC的架構(gòu)基于比擬器組，總共有2n-1個(gè)比擬器。一個(gè)8位ADC需要256個(gè)比擬器。閃存型ADC可并行執(zhí)行多個(gè)轉(zhuǎn)換，因此能到達(dá)非常高的速度。閃存型ADC的優(yōu)點(diǎn)是高輸入帶寬和非常高的速度〔到達(dá)1～4Gsps〕。缺點(diǎn)是功耗大、輸入電容大且分辨率低。流水線型ADC可提供12～16位分辨率。流水線型ADC由無(wú)數(shù)個(gè)連續(xù)的級(jí)組成，每一級(jí)都包括一個(gè)跟蹤/保持〔T/H〕電路、一個(gè)低分辨率ADC和DAC以及一個(gè)包含用于提供增益的級(jí)間放大器的加法電路。流水線型ADC的優(yōu)點(diǎn)在于功耗低，取樣速率能到達(dá)100～300Msps。缺點(diǎn)是這種ADC要求50%的占空因數(shù)以及最小的時(shí)鐘頻率。一旦確定了適宜的速度/分辨率組合，設(shè)計(jì)師仍然能夠從市場(chǎng)上的幾百種ADC中選出最適宜的一個(gè)。對(duì)終端應(yīng)用更為深入的了解將揭示對(duì)附加性能的要求。用于評(píng)定ADC的最常用性能參數(shù)如下：●信噪比〔SNR〕●信號(hào)與噪聲加失真之和之比〔SINAD〕●無(wú)寄生動(dòng)態(tài)范圍〔SFDR〕●差分線性誤差〔DNL或DLE〕●積分線性誤差〔INL或ILE〕●有效位數(shù)〔ENOB〕●增益誤差●功耗5.2成像應(yīng)用醫(yī)學(xué)成像應(yīng)用通常要求取樣速率高于40Msps的10～12位ADC。高端應(yīng)用可能要求更高的分辨率：14～16位。ADC的性能對(duì)于圖像質(zhì)量是至關(guān)重要的。對(duì)于DBF超聲波應(yīng)用而言，其目標(biāo)是以最小的功耗和最低的本錢(qián)提供最正確的圖像質(zhì)量。ENOB是用于評(píng)價(jià)圖像質(zhì)量的一個(gè)關(guān)鍵參數(shù)。對(duì)于一個(gè)10位轉(zhuǎn)換器而言，ENOB越接近10，圖像的再現(xiàn)質(zhì)量越好。關(guān)注的頻率通常在10～20MHz之間。觀察ADC的ENOB與頻率的關(guān)系曲線〔見(jiàn)圖1〕，理想的情況是曲線在所關(guān)注的帶寬內(nèi)保持平坦。如果未提供曲線，那么可根據(jù)SINAD與頻率的關(guān)系曲線以及下面的公式推導(dǎo)出ENOB與頻率的關(guān)系：6.02n+1.76=SINAD，這里，n代表ENOB。例如：圖1中的曲線示出了一個(gè)10位ADC〔SPT7883〕的SINAD性能。在10和20MHz條件下計(jì)算出的SINAD值分別為60dB和59dB。解出方程中的n值，即可得出10MHz和20MHz時(shí)的ENOB分別為9.67和9.5。5.3儀表應(yīng)用數(shù)據(jù)采集應(yīng)用需要取樣速率高于20Msps的14～16位ADC。一般而言，儀表應(yīng)用采用了品種更加繁多的數(shù)據(jù)轉(zhuǎn)換器。轉(zhuǎn)換器的選擇對(duì)終端應(yīng)用的依存程度很高。例如，取樣示波器對(duì)電壓輸入進(jìn)行取樣并繪出一幅輸出波形。在這種情況下，8～10位的分辨率便足夠了，但是需要更高的速度〔＞20Msps〕，以便能以更快的速度進(jìn)行取樣。為精確地顯示電壓，精度、偏移增益和線性度也是關(guān)鍵因素。5.4通信應(yīng)用通信應(yīng)用需要取樣速率高于80Msps的12～14位ADC。ADC對(duì)復(fù)雜的波形進(jìn)行數(shù)字化，這樣，利用一個(gè)DSP或ADIC就能執(zhí)行解調(diào)操作。通常采用兩個(gè)ADC對(duì)正交信號(hào)進(jìn)行取樣，以抽取用于處理的I和Q信號(hào)分量。在基帶取樣應(yīng)用中，轉(zhuǎn)換器的動(dòng)態(tài)性能并不重要，這是因?yàn)楸怀闃拥氖堑皖l和帶限信號(hào)。由于信號(hào)分量是直流，因此諸如增益和偏移等技術(shù)參數(shù)是重要的。例如，如果基帶轉(zhuǎn)換器具有較大的直流偏差，這將表現(xiàn)為直接疊加在有用信號(hào)上的未調(diào)制載波。如果信號(hào)足夠大，它將完全阻斷所需的載波。ADC的INL和DNL性能也會(huì)限制接收機(jī)的性能。通常情況下，DNL被認(rèn)為是產(chǎn)生ADC量化噪聲的根源之一。但是，在很小的信號(hào)電平〔位于或接近接收機(jī)的基準(zhǔn)信號(hào)靈敏度〕下，DNL誤差會(huì)在ADC中導(dǎo)致視在增益誤差，從而引發(fā)高達(dá)6dB的誤差?；鶐DC可以是低本錢(qián)、低功耗和低取樣速率的器件。在IF取樣應(yīng)用中，所有的RF信號(hào)都被轉(zhuǎn)換成較低的頻率以便于檢波。大多數(shù)2G、2.5G和3G應(yīng)用的IF頻率均介于150～250MHz之間。ADC必須具有較快的時(shí)鐘速率和非常寬的輸入帶寬。SNR和SFDR也是至關(guān)重要的規(guī)格。WCDMA應(yīng)用采用一個(gè)多載波平臺(tái)以同時(shí)對(duì)幾百個(gè)信號(hào)進(jìn)行數(shù)字化。重要的是轉(zhuǎn)換器不能產(chǎn)生干擾有用信號(hào)的寄生信號(hào)。這些寄生信號(hào)可能表現(xiàn)為諧波或交調(diào)分量，它們將導(dǎo)致接收機(jī)性能的劣化。6高精度模數(shù)轉(zhuǎn)換器架構(gòu)權(quán)衡在考慮采樣率不到一百萬(wàn)次采樣每秒(MSPS)的高精度模數(shù)轉(zhuǎn)換器(ADC)時(shí)，有兩種主要選擇：逐次逼進(jìn)存放器(SAR)和Delta-Sigma架構(gòu)。為了針對(duì)應(yīng)用選擇適宜的ADC架構(gòu)，最重要的是了解每種架構(gòu)的根本運(yùn)作方式，以及架構(gòu)的運(yùn)作將如何對(duì)應(yīng)用產(chǎn)生影響。SAR架構(gòu)是高精度應(yīng)用中最常用的ADC架構(gòu)之一。SARADC的根本原理是連續(xù)比擬模擬輸入和二進(jìn)制加權(quán)參考電壓。SAR架構(gòu)的精度主要取決于ADC元件的精度及模擬性能——電容器匹配、DAC建立時(shí)間，以及比擬器的準(zhǔn)確度與速度。為了使性能到達(dá)最高，通常在該架構(gòu)中采用微調(diào)。目前，實(shí)施SAR結(jié)構(gòu)的通常方法是采用電容數(shù)模轉(zhuǎn)換器(C-DAC)結(jié)構(gòu)。該結(jié)構(gòu)是采用二進(jìn)制加權(quán)實(shí)施。這意味著每個(gè)位都具有一個(gè)二進(jìn)制加權(quán)值｛如：MSB=1/2滿度，(MSB-1)=1/4滿度，(MSB-2)=1/8滿度，......｝。轉(zhuǎn)換過(guò)程是從MSB到LSB逐位進(jìn)行。模擬輸入首先與1/2滿度比擬。如果模擬輸入大于1/2滿度，那么建立MSB，然后與3/4滿度〔1/2滿度+1/4滿度〕比擬。如果模擬輸入低于1/2滿度，那么去除MSB，然后與1/4滿度比擬。該過(guò)程一直進(jìn)行到完成最后的位比擬。這意味著，對(duì)于18位的SARADC，整個(gè)轉(zhuǎn)換過(guò)程需要連續(xù)進(jìn)行18次比擬。但是，這些比擬很快就會(huì)完成，因此延遲時(shí)間非常短。圖1是標(biāo)準(zhǔn)SARADC的方框圖。該設(shè)備的轉(zhuǎn)換時(shí)鐘是內(nèi)置式，這進(jìn)一步簡(jiǎn)化了設(shè)備的使用。在CS〔芯片選擇〕位于低位時(shí)把CONVST〔轉(zhuǎn)換開(kāi)始〕引腳置于低位可啟動(dòng)轉(zhuǎn)換。該操作可將設(shè)備從采樣模式轉(zhuǎn)變到保持模式。BUSY輸出在轉(zhuǎn)換過(guò)程中升高，而在轉(zhuǎn)換結(jié)束后下降。RD與CS引腳均置于低位，以便實(shí)現(xiàn)具備轉(zhuǎn)換的并行輸出總線。因此，實(shí)施ADC轉(zhuǎn)換極其簡(jiǎn)便。SARADC具有尺寸小、功耗低、延遲時(shí)間短，以及簡(jiǎn)便易用等優(yōu)點(diǎn)。SARADC的缺乏之處在于：為了到達(dá)良好的性能，需要進(jìn)行微調(diào)，同時(shí)需要更嚴(yán)格的前端過(guò)濾，以便防止混淆(anti-aliasing)。SARADC應(yīng)用的絕好實(shí)例是電機(jī)控制，在該應(yīng)用中需要無(wú)延遲的快速采樣。這些采樣速率的其他常用ADC架構(gòu)是Delta-Sigma架構(gòu)。Delta-Sigma架構(gòu)與SAR架構(gòu)不同，為取得高性能，Delta-Sigma架構(gòu)更依賴(lài)數(shù)字處理技術(shù)，而非元件匹配及模擬精度。Delta-Sigma架構(gòu)的主要原理是模擬輸入的過(guò)采樣。Delta-SigmaADC的主要元件是調(diào)制器及數(shù)字濾波器。調(diào)制器是由差動(dòng)器、積分器和比擬器構(gòu)成，它們一起構(gòu)成一個(gè)反應(yīng)環(huán)路。調(diào)制器以大大高于模擬輸入信號(hào)帶寬的速率運(yùn)行，以便提供過(guò)采樣。模擬輸入與反應(yīng)信號(hào)〔誤差信號(hào)〕進(jìn)行差動(dòng)(delta)比擬。該比擬產(chǎn)生的差動(dòng)輸出饋送到積分器(sigma)中。然后將積分器的輸出饋送到比擬器中。比擬器的輸出同時(shí)將反應(yīng)信號(hào)〔誤差信號(hào)〕傳送到差動(dòng)器，而自身被饋送到數(shù)字濾波器中。這種反應(yīng)環(huán)路的目的是使反應(yīng)信號(hào)〔誤差信號(hào)〕趨于零。比擬器輸出的結(jié)果就是1/0流。該流如果1密度較高，那么意味著模擬輸入電壓較高；反之，0密度較高，那么意味著模擬輸入電壓較低。接著將1/0流饋送到數(shù)字濾波器中，該濾波器通過(guò)過(guò)采樣與抽樣，將1/0流從高速率、低精度位流轉(zhuǎn)換成低速率、高精度數(shù)字輸出。對(duì)于Delta-Sigma架構(gòu)，應(yīng)注意幾個(gè)關(guān)鍵點(diǎn)。首先，因?yàn)镈elta-SigmaADC的采樣速率一般比相關(guān)模擬信號(hào)高很多，因此可消除防混淆濾波器轉(zhuǎn)降。這可以簡(jiǎn)化模擬前端。其次，該架構(gòu)是內(nèi)在線性的。再次，所采用的精湛數(shù)字處理技術(shù)及濾波可提供極高的動(dòng)態(tài)范圍。這些技術(shù)通常包括系統(tǒng)中的干擾排除，如線路頻率噪音。最后，由于內(nèi)在濾波，這種架構(gòu)總存在延遲。盡管某些Delta-SigmaADC制造商聲稱(chēng)無(wú)延遲，這其實(shí)不可能。在這些實(shí)施中，可采用設(shè)計(jì)技巧掩蓋延遲。Delta-Sigma架構(gòu)的實(shí)施范圍從極其簡(jiǎn)單的實(shí)施到非常復(fù)雜的高度集成解決方案。更復(fù)雜的實(shí)施可實(shí)現(xiàn)數(shù)字濾波器的高級(jí)編程，以根據(jù)應(yīng)用定制ADC的性能。圖2顯示了Delta-SigmaADC的簡(jiǎn)單實(shí)施。該設(shè)備簡(jiǎn)單通過(guò)串行I2C接口寫(xiě)入進(jìn)行配置。然后，ADC結(jié)果通過(guò)I2C接口讀取。圖3顯示了一種更為復(fù)雜的實(shí)施。這種特殊的ADC集成了多種功能，其簡(jiǎn)化了系統(tǒng)設(shè)計(jì)，但卻增加了設(shè)備的復(fù)雜性。該設(shè)備通過(guò)串行接口進(jìn)行配置；然而，接口卻是串行外設(shè)接口(SPI)。由于設(shè)備附加的功能以及控制抽樣的能力，因此該設(shè)備的配置更加復(fù)雜，但其根本操作相同。該設(shè)備通過(guò)SPI寫(xiě)入配置存放器進(jìn)行配置。在轉(zhuǎn)換完成后，DRDY線路下降。該線路可連接到中斷引腳，以簡(jiǎn)化數(shù)據(jù)的傳輸與處理。圖4顯示了最先進(jìn)的Delta-SigmaADC。該ADC不但集成了模擬功能，而且還集成了CPU。這極大簡(jiǎn)化了系統(tǒng)設(shè)計(jì)，并增加了設(shè)備的復(fù)雜性。該ADC通過(guò)內(nèi)部存放器由CPU直接進(jìn)行配置及控制。該設(shè)備的優(yōu)點(diǎn)包括對(duì)調(diào)制器、數(shù)字濾波器，以及數(shù)字處理功能的完全控制。Delta-SigmaADC的優(yōu)點(diǎn)包括極高的精度、極優(yōu)越的線性、無(wú)需微調(diào)，以及更低的防混淆要求。其缺乏之處是存在延遲、尺寸較大、功耗較高。Delta-SigmaADC的一些極佳應(yīng)用包括溫度測(cè)量，這需要非常高的精度，但采樣率極低。Delta-SigmaADC的另一應(yīng)用是音頻，這需要極高的動(dòng)態(tài)范圍。表1總結(jié)了這兩種架構(gòu)的優(yōu)點(diǎn)與缺點(diǎn)。根據(jù)所列比照，可更準(zhǔn)確地決定采用哪種架構(gòu)。表1SAR與Delta-Sigma兩種架構(gòu)ADC性能比擬參數(shù)SAR架構(gòu)Delta-Sigma架構(gòu)精度12-18位16-24位線性取決于ADC組件－可能需要微調(diào)內(nèi)在線性極高延遲極低取決于濾波器功耗低較高尺寸小較大其他問(wèn)題可能需要急速轉(zhuǎn)降防混淆波器無(wú)需轉(zhuǎn)降防混淆波器

可減少/消除干擾7總結(jié)及展望由于模數(shù)轉(zhuǎn)換器在數(shù)字多媒體電子系統(tǒng)中應(yīng)用的擴(kuò)大，其市場(chǎng)呈穩(wěn)步增長(zhǎng)勢(shì)頭。同時(shí)人們對(duì)轉(zhuǎn)換器性能的要求越來(lái)越高，其技術(shù)難度越來(lái)越大，但是對(duì)模數(shù)轉(zhuǎn)換技術(shù)的研究開(kāi)發(fā)更加活潑，不斷將產(chǎn)品向更高性能推進(jìn)。如今，模數(shù)轉(zhuǎn)換技術(shù)已經(jīng)變得復(fù)雜多樣，但由以上分析可以看出，它有著如下的開(kāi)展趨勢(shì)：結(jié)構(gòu)不斷簡(jiǎn)化。一方面減少制作難度相對(duì)較大、在芯片中特性匹配要求較高的部件的數(shù)量，減少高速比擬器、寬帶運(yùn)放、精密電阻等〔如由全并行方式開(kāi)展到兩步法、多步法，又開(kāi)展到將信號(hào)預(yù)處理的折疊、內(nèi)插法〕；另一方面減少模擬部件，盡可能多地采用成熟的數(shù)字電路〔如新開(kāi)展的Σ△結(jié)構(gòu)〕。轉(zhuǎn)換速度提高。如今采用折疊插值型的ADC產(chǎn)品轉(zhuǎn)換速度到達(dá)了8位/60MSPS。兩級(jí)流水型ADC的產(chǎn)品轉(zhuǎn)換速度到達(dá)了12位/4MSPS。高速下盡可能的提高分辨率。如采用過(guò)采樣Σ△模數(shù)轉(zhuǎn)換形式、流水線型轉(zhuǎn)換方式以及折疊插值型轉(zhuǎn)換方式，提高轉(zhuǎn)換器的分辨率。如今過(guò)采樣Σ△模數(shù)轉(zhuǎn)換方式，精度到達(dá)了24位以上。多年以來(lái)，對(duì)高性能、低本錢(qián)的需求促使ADC轉(zhuǎn)換器不斷開(kāi)展。雖然ADC轉(zhuǎn)換器有許多主要參數(shù)——速度、精度、功耗和不斷縮小的尺寸，但對(duì)于ADC轉(zhuǎn)換器生產(chǎn)廠商來(lái)說(shuō)真正的挑戰(zhàn)是在低本錢(qián)器件之中實(shí)現(xiàn)這些高性能。7.1結(jié)構(gòu)----在過(guò)去20年中，ADC轉(zhuǎn)換器的設(shè)計(jì)者采用了幾種常見(jiàn)結(jié)構(gòu)：逐次近似〔SARADC〕轉(zhuǎn)換結(jié)構(gòu)、雙斜率轉(zhuǎn)換結(jié)構(gòu)、過(guò)采樣Δ-Σ轉(zhuǎn)換結(jié)構(gòu)、流水線結(jié)構(gòu)、折疊差值轉(zhuǎn)換結(jié)構(gòu)、閃爍型轉(zhuǎn)換