XilinxISE軟件簡單教程

§1.4軟件使用—ISE9.1新建工程工程新建設(shè)計(jì)文件設(shè)計(jì)編譯改錯(cuò)設(shè)計(jì)仿真測試設(shè)計(jì)文件下載——適配、編程、下載1設(shè)計(jì)一個(gè)模16計(jì)數(shù)器要求：1、系統(tǒng)輸入時(shí)鐘48MHZ2、系統(tǒng)輸出1HZ信號(hào)，用LED指示燈顯示；3、系統(tǒng)輸出模16數(shù)據(jù)，用4個(gè)LED指示燈顯示；4、系統(tǒng)下載配表管腳：CLK：T8模16四個(gè)LED1-4：C10、A10、B10、A91HZ信號(hào)LED:B821、啟動(dòng)軟件啟動(dòng)program/xilinxise9.1/projectNavigator到以下圖界面32、建立工程工程【file】--【newproject】如以下圖所示，鍵入工程的名稱和保存工程各文件的地址〔注意工程文件名不要用中文，開頭不要用數(shù)字〕43、設(shè)置參數(shù)建好后擊“下一步〞，新工程對(duì)話框如以下圖所示，按以下圖配置參數(shù)54、參數(shù)設(shè)置完善建然后一直NEXT到以下圖點(diǎn)完成65、新文件的輸入【project】--【newsource】如以下圖所示75、新文件的輸入輸入文件名〔不要同工程名相同，選VHDLModule86、新文件輸入完善一直單擊“下一步〞直到完成到以下圖,在右窗中輸入源程序9libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;useIEEE.STD_LOGIC_ARITH.ALL;useIEEE.STD_LOGIC_UNSIGNED.ALL;entitycnt16isport(clk:instd_logic;dout:outstd_logic_vector(3downto0);dclk1:outstd_logic);endcnt16;architectureBehavioralofcnt16is signalclk1:std_logic:='1'; signalq:integerrange0to24000000:=0; signalw:std_logic_vector(3downto0):="0000";Begindclk1<=clk1;dout<=notw;設(shè)計(jì)輸入例程10t1:process(clk)begin ifclk'eventandclk='1'then ifq=23999999then q<=0;clk1<=notclk1; elseq<=q+1; endif;endif;endprocess;t2:process(clk1)beginifclk1'eventandclk1='1'thenifw=9thenw<=〞0000“; elsew<=w+1;endif;endif;endprocess; endBehavioral;設(shè)計(jì)輸入例程117、程序語法檢查點(diǎn)中源文件，雙擊處理窗中的CheckSyntax12查看報(bào)告窗，并對(duì)錯(cuò)誤進(jìn)行修改，再運(yùn)行CheckSyntax，直到報(bào)告窗為Successfully138、功能仿真【project】--【newsource】，鍵入仿真文件名，直到完成14仿真建立的完善Sourefor中選Bh..Simulation，在仿真文件右窗中輸入鼓勵(lì)信號(hào)的波形參數(shù)值。15Clk賦值：16仿真運(yùn)行點(diǎn)中仿真文件，雙擊處理窗中的SimulateBehavioralModel.17觀看顯示波形18管腳適配Sourcesfor設(shè)置為Synthesis..，選中要適配的文件。雙擊處理窗的AssignPackagePins，該操作會(huì)提示生成一個(gè).ucf文件，選是19按以下圖在LOC位置把管腳分配好，并保存20文件編程退回源窗和處理窗，選中下載文件，運(yùn)行處理窗GenerateProgrammingFile，生成.Bit下載文件，關(guān)閉產(chǎn)生的對(duì)話框XilinxWebtalkDialog。21文件下載實(shí)現(xiàn)連接開發(fā)板，翻開電源，點(diǎn)中下載源文件,雙擊處理窗中的ConfigureDevice。選JTAG模式。22下面窗口選JTAG，點(diǎn)Finish23配置窗口中選BIT下載文件，點(diǎn)Open,關(guān)掉第三