高速adc結(jié)構(gòu)的研究

高速adc結(jié)構(gòu)的研究

1頻寬和處理速度隨著無線網(wǎng)絡(luò)技術(shù)、數(shù)字處理器（pd）技術(shù)、計(jì)算機(jī)科學(xué)和高速數(shù)據(jù)采集技術(shù)的發(fā)展，adc（模擬數(shù)字檢測器）的數(shù)據(jù)處理頻率和處理速度是系統(tǒng)發(fā)展的關(guān)鍵。從表1可以看出,高速ADC的應(yīng)用非常廣泛,雖然各應(yīng)用領(lǐng)域?qū)DC的分辨率和處理速度的要求各不相同,但是處理速度是其中最關(guān)鍵的指標(biāo)。本文系統(tǒng)分析了當(dāng)前主流的各種高速ADC的結(jié)構(gòu),并比較各種結(jié)構(gòu)之間的優(yōu)缺點(diǎn),闡述了高速ADC結(jié)構(gòu)設(shè)計(jì)技術(shù)的新進(jìn)展。2快速構(gòu)建技術(shù)2.1fpgac的結(jié)構(gòu)介紹FLASHADC又稱為全并行ADC,是已知的結(jié)構(gòu)中速度最快的一種,采用Bipolar工藝的6位FLASHADC的采樣頻率可以達(dá)到2GHz以上。FLASHADC的原理簡單,非常適合一些比較低分辨率的場合,圖1是FLASHADC的結(jié)構(gòu)框圖。如圖1所示,模擬輸入電壓直接與各參考電壓作比較,再把比較器的輸出經(jīng)過前置編碼器判斷輸入電壓是處于那兩個(gè)參考電壓之間,最后經(jīng)數(shù)字編碼器輸出。由于這個(gè)方法非常直接簡單,而且數(shù)字輸出與模擬輸入之間的間隙時(shí)間很短,因此可以不需要采樣保持電路,但是當(dāng)要制作一個(gè)高分辨率的轉(zhuǎn)換器時(shí),它所需要的比較器數(shù)目會(huì)很大,而且是以2的指數(shù)成長(2n),當(dāng)n>8時(shí),整個(gè)電路的比較器數(shù)目將大于256個(gè),因此面積與功率消耗都會(huì)非常大,因此FLASHADC通常不會(huì)超過8位。2.2模擬信號和比較器的選擇由于FLASHADC的比較器數(shù)量過多,面積及功率也較大。兩級ADC是解決問題的其中一種方法,圖2就是8位兩級ADC的結(jié)構(gòu)。兩級ADC是將所要轉(zhuǎn)換的模擬信號分成兩個(gè)步驟完成。模擬輸入先經(jīng)由一個(gè)4位的MSBADC求出其高四位值,之后將這四個(gè)高位值以減4位DAC還原,再把原來的模擬輸入電壓減去DAC值,剩余電壓值再通過4位的LSBADC即可得到低四位值。從圖2中看到,只要使用兩個(gè)4位的ADC就能達(dá)到8位的轉(zhuǎn)換要求,所以整個(gè)轉(zhuǎn)換器所需要的比較器數(shù)目由FLASHADC的28=256個(gè)降為2×24=32個(gè),降低到原來的四分之一,芯片面積及功率消耗也因此下降。但是速度僅為FLASHADC的一半。2.3內(nèi)插的技巧及應(yīng)用內(nèi)插式ADC是利用前置放大器在其臨界電壓附近的線性特性,在兩相鄰前置放大器的輸出間內(nèi)插成線性比例的結(jié)果,所以可以減低所使用前置放大器的數(shù)目,進(jìn)而減低輸入電容,其結(jié)構(gòu)原理圖3所示。圖中以4位ADC為例,以電阻分壓的方式達(dá)到內(nèi)插的效果,在兩個(gè)相鄰的前置放大器間可以內(nèi)插出1/4、2/4、及3/4的比較結(jié)果,也就是運(yùn)用內(nèi)插的技巧可以多得到兩位,所以前面的參考電壓及前置放大器數(shù)目只需要22=4,就可以達(dá)到整個(gè)轉(zhuǎn)換器有4-bit的分辨率。圖上以V1、V2為例,假設(shè)整個(gè)參考電壓區(qū)段為Vref=1v,且每一個(gè)前置放大器在其臨界電壓的±0.25V之間保有很理想的線性度,那么V1與V2內(nèi)插所得的轉(zhuǎn)換曲線應(yīng)如圖所示,分別在0.3125V、0.375V、及0.4375V處通過高低相同的轉(zhuǎn)移曲線。在內(nèi)插的方法上除了利用電阻內(nèi)插以外,還可以采用電流內(nèi)插或電容內(nèi)插的方法,它們基本原理是相同的。使用內(nèi)插式ADC只要內(nèi)插出來的線性度較好,就可以大幅降低前置放大器的數(shù)量,從而減少輸入電容。2.4折疊式采樣原理內(nèi)插式ADC可以降低前置放大器的數(shù)目,但是比較器數(shù)目并沒有減少,如4-bit內(nèi)插式的模擬數(shù)字轉(zhuǎn)換器仍需要16個(gè)比較器。折疊式ADC就是在內(nèi)插式ADC的基礎(chǔ)上將比較器數(shù)量減少。圖4為4位折疊式ADC的結(jié)構(gòu)框圖,它的方式上和兩級ADC相似,也是分成高位(MSB)及低位(LSB)兩級處理。他們不一樣的地方是兩級ADC是將高位比較完成之后才進(jìn)行低位的比較,而折疊式則是高位和低位的比較同時(shí)進(jìn)行,因此折疊式與FLASH在采樣速度上相當(dāng)接近,所以它也不需要采樣保持電路,而兩級ADC則需要采樣保持電路。折疊式的基本原理是先將輸入經(jīng)過折疊電路的處理,再把折疊過的信號由低位比較器來比較。以4-bit為例,假設(shè)模擬輸入電壓的范圍為0V≤Vin≤1V,且折疊率(FoldingRate)為22=4,那么總共應(yīng)該有四個(gè)Folder,而每個(gè)Folder在0V到1V之間應(yīng)該各有4個(gè)轉(zhuǎn)態(tài)點(diǎn),如圖上所示。因此當(dāng)模擬輸入電壓從0V增加到1/4V時(shí),四個(gè)鎖存輸出隨著輸入電壓增加應(yīng)為0000、0001、0011、0111、1111,又當(dāng)輸入電壓從1/4V增加到1/2V時(shí),輸出變?yōu)?110、1100、1000、0000。以此類推,再經(jīng)過編碼之后就可以得到后兩個(gè)LSB。雖然2位MSB是另外獨(dú)立產(chǎn)生的,但是其電路也由Folder中的某一些信號加以合成或修正,所以所有的MSB和LSB可以同時(shí)輸出。如果所折疊出來的信號在轉(zhuǎn)態(tài)點(diǎn)附近的線性度允許的話,折疊式ADC通常會(huì)再加內(nèi)插的方法以提高轉(zhuǎn)換器的功能,并減少輸入電容,因?yàn)檎郫B式ADC雖然可以減低比較器數(shù)量,但由于另外需要折疊電路故其輸入電容并不會(huì)比FLASH少。2.5數(shù)字農(nóng)村流水線ADC是兩級ADC結(jié)構(gòu)的延伸,也是目前大多數(shù)高速ADC產(chǎn)品所采用的結(jié)構(gòu)。兩級ADC是將數(shù)字輸出分成兩群MSBs與LSBs。我們也可以將這種原理推廣而分成很多級,如將數(shù)字輸出分成三、四群,甚至可以1位當(dāng)成一級,每一級模擬輸入信號的轉(zhuǎn)換必須等到最后一級完成動(dòng)作,才可以得到所有的數(shù)字輸出。因此,為了提高工作效率,我們可以使用流水線的方式,在這一級完成轉(zhuǎn)換之后將資料傳給下一級,并且立即處理上一級的信號,所以每一級要有足夠的緩存器來儲(chǔ)存上前幾次信號處理的數(shù)字輸出。如此一來每隔一級的處理時(shí)間就會(huì)有一組完整的數(shù)字輸出。圖5是將一個(gè)8位流水線ADC分成(2+2+2+2=8)四級。每一級都是一個(gè)數(shù)字逼近器(DigitalApproximator,DAPRX),其中都有一個(gè)增益放大器(GainAmplifier),它的功能是在于把輸入電壓與DAC輸出相減所得的余數(shù)放大到原來的范圍。所以,我們可以將每一級設(shè)計(jì)成一樣的電路,具有很高的重復(fù)性;再者后級的分辨率也不需要越做越小,各子電路擁有較大的設(shè)計(jì)空間。3比較器的設(shè)計(jì)各種高速ADC都有各自的優(yōu)缺點(diǎn),表-2是各種高速ADC的特點(diǎn)。由表2可以看出不論在比較器、參考電壓的數(shù)量還是輸入電容,流水線ADC的設(shè)計(jì)方法都是最少的,所以流水線ADC也是高速ADC發(fā)展的最主要方向。但是流水線ADC對其內(nèi)部的運(yùn)算放大器的指標(biāo)要求很高,如設(shè)計(jì)一個(gè)10位20MS/s的流水線ADC,就需要一個(gè)增益為60dB以上,且單位增益頻寬為200MHz的運(yùn)算放大器,但是在深亞微米工藝下是很難設(shè)計(jì)出這樣規(guī)格的運(yùn)算放大器。而FLASHADC設(shè)計(jì)雖然用到比較多的比較器與參考電壓,但是結(jié)構(gòu)簡單且速度快,比較適合4～8位的高速需求。兩級ADC是介于FLASHADC及流水線ADC之間,而且另外需要一個(gè)采樣保持電路。折疊式ADC的設(shè)計(jì)除了可以減低比較器的數(shù)量外,由于輸入信號經(jīng)過折疊,其動(dòng)態(tài)表現(xiàn)會(huì)比較好,雖然其參考電壓及輸入電容較大,但可以結(jié)合內(nèi)插的方法彌補(bǔ)這些缺點(diǎn),圖6是8位折疊內(nèi)插式ADC的結(jié)構(gòu)框圖。由于各種高速ADC結(jié)構(gòu)劃分只是相對的,所以在設(shè)計(jì)高速ADC時(shí),需綜合考慮各種高速ADC結(jié)構(gòu)的優(yōu)缺點(diǎn),設(shè)計(jì)混合結(jié)構(gòu)的高速ADC,如折疊內(nèi)插式ADC、流水線內(nèi)插式ADC等。4模擬電路設(shè)計(jì)的發(fā)展趨勢隨著模擬集成電路設(shè)計(jì)技術(shù)的發(fā)展,高速ADC設(shè)計(jì)朝著高速、低壓和低功耗的方向發(fā)展,采用的結(jié)構(gòu)也由單一結(jié)構(gòu)向混合結(jié)構(gòu)發(fā)展,采用的工藝技術(shù)也由亞微米向深亞微米技術(shù)轉(zhuǎn)變。從過去多年的發(fā)展中可以總結(jié)出高速ADC設(shè)計(jì)的幾個(gè)發(fā)展趨勢:(1)低壓、低功耗設(shè)計(jì)。這是整個(gè)電路的發(fā)展趨勢。采用0.25μm的混合信號工藝時(shí),一個(gè)10位105MS/s的流水線ADC的工作電壓為3伏,正常工作時(shí)的功耗可以小于300Mw,而休眠(Sleep)狀態(tài)下的功耗只有30mW左右,而SNR可以達(dá)