EDA技術(shù)-VHDL版期末試卷(含答案)

B．Altera是世界上最大的可編程邏輯器件供應(yīng)商之一新?lián)Q代新產(chǎn)品A．ispLSI系列器件B．MAX系列器件A．信號(hào)是描述硬件系統(tǒng)的基本數(shù)據(jù)對(duì)象，它的性質(zhì)類似于連接線B．信號(hào)的定義范圍是結(jié)構(gòu)體、進(jìn)程C．除了沒(méi)有方向說(shuō)明以外，信號(hào)與實(shí)體的端口概念是一致的D．在進(jìn)程中不能將變量列入敏感信號(hào)列表中A．Moore型狀態(tài)機(jī)其輸出是當(dāng)前狀態(tài)和所有輸入的函數(shù)D．以上都不對(duì)理的描述中，正確的是C。A．CPLD即是現(xiàn)場(chǎng)可編程邏輯器件的英文簡(jiǎn)稱B．CPLD是基于查找表結(jié)構(gòu)的可編程邏輯器件A．綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成另一種表示的過(guò)程結(jié)構(gòu)相映射的網(wǎng)表文件C．為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對(duì)綜合加以約束，稱為綜射過(guò)程，并且這種映射關(guān)系是唯一的（即綜合結(jié)果是唯一的）9．嵌套使用IF語(yǔ)句，其綜合結(jié)果可實(shí)現(xiàn)A。A．帶優(yōu)先級(jí)且條件相與的邏輯電路B．條件相或的邏輯電路C．三態(tài)控制電路D．雙向控制電路10．在VHDL語(yǔ)言中，下列對(duì)時(shí)鐘邊沿檢測(cè)描述中，錯(cuò)誤的是D。C．ifclk’eventandclk=‘0’thenD．ifclk’stableandnotclA．原理圖/HDL文本輸入→適配→綜合→功能仿真→編程下載→硬件測(cè)試B．原理圖/HDL文本輸入→功能仿真→綜合→適配→編程下載→硬件測(cè)試D．原理圖/HDL文本輸入→功能仿真→適配→編程下載→綜合→硬件測(cè)試的描述中，正確的是A。成后，等待下一次進(jìn)程啟動(dòng)B．敏感信號(hào)參數(shù)表中，應(yīng)列出進(jìn)程中使用的所有輸入信號(hào)C．進(jìn)程由說(shuō)明部分、結(jié)構(gòu)體部分、和敏感信號(hào)參數(shù)表三部分組成D．當(dāng)前進(jìn)程中聲明的變量也可用于其他進(jìn)程C．元件例化語(yǔ)句D．WHEN?ELSE?語(yǔ)句庫(kù)D與結(jié)構(gòu)體兩部分，結(jié)構(gòu)體描述D。A．器件外部特性B．器件的綜合約束C．器件外部特性與內(nèi)部功能D．器件的內(nèi)部功能1．CPLD：復(fù)雜可編程邏輯器件2．ASIC：專用集成電路4．EDA：電子設(shè)計(jì)自動(dòng)化三、程序填空題（20分）整LIBRARYIEEE;ARCHITECTUREbhvOFIFCLK'EVENTANDCLK='1'thenSHI1<=SHI1+1;3USEIEEE.STD_LOSIGNALQ1:STD_LOGIC_VECTOR(3DOWNTO0)其它/1001其它/0000其它/1001其它/1100其它/1111其它/1111SIGNALcurrent_state,next_state:state_type;ELSIFclk='1'ANDccurrent_state<=next_st