EDA試卷及答案很好的EDA技術(shù)復(fù)習(xí)資料

→綜合→適配→→編程下載→硬件測試。A.功能仿真B.時序仿真3.IP核在EDA技術(shù)和開發(fā)中具有十分重要述語言描述的功能塊，但不涉及實現(xiàn)該功能塊的具體電路的IP核為_________A.綜合就是把抽象設(shè)計層次中的一種表示轉(zhuǎn)化成另一種表示的過程。構(gòu)相映射的網(wǎng)表文件。C.為實現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對綜合加以約束，稱為綜D.綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程，并且這種映射關(guān)系是唯一的（即綜合結(jié)果是唯一的）。5.大規(guī)模可編程器件主要有FPGA、CPLD兩類，其中CPLDA.可編程乘積項邏輯B.查找表（LUT）與結(jié)構(gòu)體兩部分，結(jié)構(gòu)體描述。A.器件外部特性B.器件的內(nèi)部功能C.器件外部特性與內(nèi)部功能D.器件的綜合約束7.電子系統(tǒng)設(shè)計優(yōu)化，主要考慮提高資源利用），）；A.流水線設(shè)計B.資源共享8.進程中的信號賦值語句，其信號更新是。A.立即完成B.在進程的最后完成9.不完整的IF語句，其綜合結(jié)果可實現(xiàn)。A.時序邏輯電路B.組合邏輯電路C.雙向電路D.三態(tài)控制電路10.狀態(tài)機編碼方式中，其中占用觸發(fā)器較多，但其簡單的編碼方式可減少狀態(tài)譯碼組合邏輯資源，且易于控制非法狀態(tài)。A.一位熱碼編碼B.順序編碼C.狀態(tài)位直接輸出型編碼D.格雷碼編碼1.下面程序是1位十進制計數(shù)器的VHDL描述，試補充完整。USEIEEE.STD_LOGIC_2.下面是一個多路選擇器的VHDL描述，試補充完整。 ;仔細閱讀下列程序，回答問題1.在程序中存在兩處錯誤，試指出，并說明理由：1.帶計數(shù)使能的異步復(fù)位計數(shù)器異步復(fù)位信號計數(shù)使能（裝載）數(shù)據(jù)輸入，位寬為10計數(shù)輸出，位寬為102.看下面原理圖，寫出相應(yīng)VHDL描述eaby下圖是一個A/D采集系統(tǒng)的部分，要求設(shè)計其中的FPGA采集控制模時允許寫入數(shù)據(jù)。試分別回答問題ADDataCEA0RCK12_8CLK10wraddr12rddata12rddatardaddrSTATUSCSAnalogInwren1ClkIncCntclr下面列出了AD574的控制方式和控制時序圖0XXXXX1XXX100X0100X11011X10100101013.對地址計數(shù)器模塊進行VHDL描述4.根據(jù)狀態(tài)圖，試對control進行VHDL描述(試用例化語句，對整個FPGA采集控制模塊進行VHDL描述A.功能仿真B.時序仿真3.IP核在EDA技術(shù)和開發(fā)中具有十分重要述語言描述的功能塊，但不涉及實現(xiàn)該功能塊的具體電路的IP核為__A。A.綜合就是把抽象設(shè)計層次中的一種表示轉(zhuǎn)化成另一種表示的過程。構(gòu)相映射的網(wǎng)表文件。C.為實現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對綜合加以約束，稱為綜D.綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程，并且這種映射關(guān)系是唯一的（即綜合結(jié)果是唯一的）。5.大規(guī)?？删幊唐骷饕蠪PGA、A.可編程乘積項邏輯B.查找表（LUT）A.器件外部特性B.器件的內(nèi)部功能C.器件外部特性與內(nèi)部功能D.器件的綜合約束7.電子系統(tǒng)設(shè)計優(yōu)化，主要考慮提高資源利用），）；A.流水線設(shè)計B.資源共享A.立即完成B.在進程的最后完成A.時序邏輯電路B.組合邏輯電路C.雙向電路D.三態(tài)控制電路10.狀態(tài)機編碼方式中，其中__A__占用觸發(fā)器較多，但其簡單的編碼方式可減少狀態(tài)譯碼組合邏輯資源，且易于控制非法狀態(tài)。P221A.一位熱碼編碼B.順序編碼C.狀態(tài)位直接輸出型編碼D.格雷碼編碼1.下面程序是1位十進制計數(shù)器的VHDL描述，試補充完整。USEIEEE.STD_LOGIC_2.下面是一個多路選擇器的VHDL描述，試補充完整。B;仔細閱讀下列程序，回答問題1.在程序中存在兩處錯誤，試指出，并說明理由：1.帶計數(shù)使能的異步復(fù)位計數(shù)器異步復(fù)位信號計數(shù)使能（裝載）數(shù)據(jù)輸入，位寬為10計數(shù)輸出，位寬為10USEIEEE.STD_LOGIC_2.看下面原理圖，寫出相應(yīng)VHDL描述eaeay下圖是一個A/D采集系統(tǒng)的部分，要求設(shè)計其中的FPGA采集控制模時允許寫入數(shù)據(jù)。試分別回答問題ADDataCEA0RCK12_8CLK10wraddr12rddata12rddatardaddrSTATUSCSAnalogInwren1ClkIncCntclr下面列出了AD574的控制方式和控制時序圖0XXXXX1XXX100X0100X11011X10100101013.對地址計數(shù)器模塊進行VHDL描述計數(shù)脈沖計數(shù)器清零RAM讀出地址，位寬10位4.根據(jù)狀態(tài)圖，試對control進行VHDL描述(