含異步清0和同步時(shí)鐘使能的4位加法計(jì)數(shù)器_第1頁
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EDA實(shí)驗(yàn)【實(shí)驗(yàn)三】含異步清0和同步時(shí)鐘使能的4位加法計(jì)數(shù)器整理課件實(shí)驗(yàn)?zāi)康恼莆蘸?jiǎn)單邏輯電路的設(shè)計(jì)方法。學(xué)習(xí)使用VHDL語言進(jìn)行含異步清零和同步加載與時(shí)鐘使能的計(jì)數(shù)器的設(shè)計(jì)。整理課件實(shí)驗(yàn)原理以下圖是本試驗(yàn)中設(shè)計(jì)所要的計(jì)數(shù)器,由4位帶異步清零的加法計(jì)數(shù)器和一個(gè)4位鎖存器組成。其中,輸入端有異步清零信號(hào)RST,高電平有效;時(shí)鐘信號(hào)CLK;計(jì)數(shù)使能信號(hào)ENA,高電平有效;輸出端有進(jìn)位信號(hào)COUT和計(jì)數(shù)值OUTY。當(dāng)異步復(fù)位信號(hào)RST是高電平時(shí),計(jì)數(shù)值OUTY輸出0;當(dāng)計(jì)數(shù)使能控制信號(hào)整理課件實(shí)驗(yàn)原理ENA為‘1’時(shí)允許計(jì)數(shù),當(dāng)ENA為‘0’時(shí)停止計(jì)數(shù)。計(jì)數(shù)器輸出為“1111〞時(shí)(十進(jìn)制計(jì)數(shù)器,輸出為“1001〞),進(jìn)位信COUT為“1〞,否那么COUT輸出為“0〞。整理課件實(shí)驗(yàn)內(nèi)容程序5-2:IFRST='1'THENCQI<="0000";ELSIFCLK'EVENTANDCLK='1'THENIFENA='1'THENIFCQI<"1001"THENCQI<=CQI+1;ELSECQI<="0000";ENDIF;整理課件實(shí)驗(yàn)內(nèi)容ENDIF;ENDIF;COUT<=CQI(0)ANDANDCQI(3);整理課件實(shí)驗(yàn)要求說明例5-1各語句的含義,以及該例的整體功能。在MAXPLUSII上進(jìn)行編輯、編譯、綜合、適配、仿真。設(shè)計(jì)10進(jìn)制計(jì)數(shù)器的程序進(jìn)行編輯、編譯、綜合、適配、仿真;并進(jìn)行引腳鎖定及硬件測(cè)試。建議選實(shí)驗(yàn)電路模式5,用數(shù)碼1顯示譯碼輸出〔PIO19---PIO16〕,D8〔PIO15〕作為進(jìn)位輸出,鍵8、鍵7〔PIO7---PIO6〕兩位控制輸入,硬件驗(yàn)證譯碼器的工作性能。整理課件實(shí)驗(yàn)數(shù)據(jù)記錄整理課件思考題在例4-3-1中是否可以不定義信號(hào)

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