EDA基礎(chǔ)知識(shí)總結(jié)-2

VHDL有如下特點(diǎn)：①支持從系統(tǒng)級(jí)到邏輯門級(jí)電路的描述；②具有很強(qiáng)的硬件描述能力；③設(shè)計(jì)技術(shù)齊全、方法靈活、支持廣泛；④對設(shè)計(jì)描述具有相對的獨(dú)立性；⑤具有很強(qiáng)的移植能力；⑥易于共享和復(fù)用；⑦具有豐富的仿真語句和庫函數(shù)；⑧設(shè)計(jì)結(jié)構(gòu)清晰、易讀易懂；⑨易實(shí)現(xiàn)系統(tǒng)的更新和升級(jí)；⑩數(shù)據(jù)類型豐富、安全性好。VHDL語言中常用的五種庫：1)IEEE庫：VHDL語言設(shè)計(jì)中最常見的庫。2)STD庫：VHDL語言的標(biāo)準(zhǔn)庫3)WORK庫：用戶的VHDL語言工作庫。4)VITAL庫：VHDL語言的時(shí)序仿真庫5)用戶自定義的庫：用戶自定義的資源庫變量的使用規(guī)則：①變量不能用于硬件連線和存儲(chǔ)元件；②變量賦值和初始化賦值都用“:=”表示；③變量的初值不是預(yù)設(shè)的，某一時(shí)刻只能有一個(gè)值；④變量不能用于在進(jìn)程間傳遞數(shù)據(jù)；⑤仿真時(shí)，變量用于建模；⑥綜合時(shí)，變量充當(dāng)數(shù)據(jù)的暫存。信號(hào)與變量的區(qū)別：①使用場合不同:變量在進(jìn)程、函數(shù)和過程中說明；信號(hào)在結(jié)構(gòu)體中說明。②賦值符號(hào)不同:變量用“：=”號(hào)賦值,其值被立即使用(無時(shí)間延時(shí))；信號(hào)用“＜=”賦值，其值可以附加延時(shí)。VHDL語言預(yù)定義了五種運(yùn)算符:邏輯運(yùn)算符、算術(shù)運(yùn)算符、關(guān)系運(yùn)算符、符號(hào)運(yùn)算符、移位運(yùn)算符主要的三家公司：Xilinx、Altera、LatticeEDA軟件系統(tǒng)包括子模塊：設(shè)計(jì)輸入子模塊、設(shè)計(jì)數(shù)據(jù)庫子模塊、分析驗(yàn)證子模塊、綜合仿真子模塊、布局布線子模塊。電子系統(tǒng)設(shè)計(jì)的仿真過程分為兩個(gè)階段：設(shè)計(jì)前期的系統(tǒng)級(jí)仿真和設(shè)計(jì)過程的電路級(jí)仿真。（系統(tǒng)仿真主要驗(yàn)證系統(tǒng)的功能；電路級(jí)仿真主要驗(yàn)證系統(tǒng)的性能，決定怎樣實(shí)現(xiàn)設(shè)計(jì)所需的精度。）設(shè)計(jì)過程中的仿真有三種：行為仿真、功能仿真、時(shí)序仿真數(shù)字系統(tǒng)的兩個(gè)模塊（子系統(tǒng)）：數(shù)據(jù)處理子系統(tǒng)、控制子系統(tǒng)數(shù)據(jù)處理子系統(tǒng)主要完成數(shù)據(jù)的采集、存儲(chǔ)、運(yùn)算、傳輸，主要由存儲(chǔ)器、運(yùn)算器、數(shù)據(jù)選擇器等功能電路組成。數(shù)字系統(tǒng)設(shè)計(jì)方法：模塊設(shè)計(jì)方法、自頂向下設(shè)計(jì)法、自底向上設(shè)計(jì)法。一般采用自頂向下、由粗到細(xì)、逐步求精的方法。數(shù)字系統(tǒng)的設(shè)計(jì)準(zhǔn)則：1)分割準(zhǔn)則2)系統(tǒng)的可觀測性3)同步和異步電路4)最優(yōu)化設(shè)計(jì)5)系統(tǒng)設(shè)計(jì)的藝術(shù)數(shù)字系統(tǒng)的設(shè)計(jì)步驟：1)系統(tǒng)任務(wù)分析2)確定邏輯算法3)建立系統(tǒng)及子系統(tǒng)模型4)系統(tǒng)（或模塊）邏輯描述5)邏輯電路級(jí)設(shè)計(jì)及系統(tǒng)仿真6)系統(tǒng)的物理實(shí)現(xiàn)VHDL語言要素：數(shù)據(jù)對象、數(shù)據(jù)類型、各類操作數(shù)及運(yùn)算操作符標(biāo)識(shí)符規(guī)則：以英文字母開頭，不連續(xù)使用下劃線“_”，不以下劃線結(jié)尾的，由26個(gè)大小寫英文字母、數(shù)字0~9及下劃線“_”組成的字符串，英文字母不區(qū)分大小寫，VHDL的保留字不能用于作為標(biāo)識(shí)符使用。在進(jìn)程中，只能將信號(hào)列到敏感表，而不能將變量列入敏感表?？梢娺M(jìn)程對信號(hào)敏感。VHDL中的數(shù)據(jù)類型：標(biāo)量型(包括：實(shí)數(shù)型、整數(shù)型、枚舉型、時(shí)間類型)、復(fù)合類型(數(shù)組型、記錄型)、存取型、文件類型VHDL四大類數(shù)據(jù)類型又可分為兩類：預(yù)定義數(shù)據(jù)類型、用戶自定義數(shù)據(jù)類型(基于預(yù)定義數(shù)據(jù)類型)預(yù)定義數(shù)據(jù)類型：1)布爾型2)位數(shù)據(jù)類型(BIT)3)位矢量(BIT_VECTOR)4)字符型5)整數(shù)型6)自然數(shù)和正整數(shù)型7)實(shí)數(shù)型8)字符串型9)時(shí)間型10)錯(cuò)誤等級(jí)數(shù)據(jù)類型：標(biāo)準(zhǔn)邏輯位STD_LOGIC、標(biāo)準(zhǔn)邏輯矢量STD_LOGIC_VECTORVHDL中六類基本順序語句：賦值語句、轉(zhuǎn)向控制語句、等待語句、子程序調(diào)用語句、返回語句、空操作語句。在信號(hào)賦值時(shí)，當(dāng)統(tǒng)一進(jìn)程中，同一信號(hào)賦值目標(biāo)有多個(gè)賦值源時(shí)，信號(hào)賦值目標(biāo)獲得的是最后一個(gè)賦值，其前面相同的賦值目標(biāo)則不作任何變化。轉(zhuǎn)向控制語句五種：IF語句、CASE語句、LOOP語句、NEXT語句、EXIT語句當(dāng)執(zhí)行WAIT等待語句，程序?qū)⒈粧炱?，知道滿足結(jié)束條件后，程序重新開始執(zhí)行。已列出敏感量的進(jìn)程不能使用任何形式的WAIT語句過程調(diào)用：執(zhí)行一個(gè)給定名字和參數(shù)的過程過程名[([形參名=>]實(shí)參表達(dá)式{,[形參名=>]實(shí)參表達(dá)式})]；過程調(diào)用步驟：1)將IN和INOUT的形參值賦給調(diào)用過程中與之對應(yīng)的形參；2)執(zhí)行這個(gè)過程；3)將過程中IN和INOUT的形參值賦給對應(yīng)的實(shí)參函數(shù)調(diào)用：返還一個(gè)指定數(shù)據(jù)類型的值，函數(shù)的參量只能是輸入值任何時(shí)刻，一個(gè)對象(信號(hào)、常量、變量)只有一個(gè)值，但可有多個(gè)屬性預(yù)定義屬性描述：屬性測試項(xiàng)目名’屬性標(biāo)識(shí)符CLOCK’EVENTANDCLOCK=’1’對上升沿的測試(或者NOT(CLOCK’STABLEANDCLOCK=’1’))CLOCK’EVENTANDCLOCK=’0’對下降沿的測試(或者CLOCK’STABLEANDCLOCK=’0’)并行語句在結(jié)構(gòu)體中的執(zhí)行是同步的。每一并行語句內(nèi)部的語句運(yùn)行方式：并行執(zhí)行、順序執(zhí)行。結(jié)構(gòu)體中并行語句有七種：1)并行信號(hào)賦值語句2)進(jìn)程語句3)塊語句4)條件信號(hào)賦值語句5)元件例化語句6)生成語句7)并行過程調(diào)用語句PROCESS中規(guī)定了每個(gè)進(jìn)程語句在它的摸個(gè)敏感信號(hào)的值改變時(shí)都必須立即完成某個(gè)功能行為。進(jìn)程的激活必須由敏感信號(hào)表中定義的敏感信號(hào)的變化來啟動(dòng)，否則必須有一個(gè)顯示的WAIT語句激活并行信號(hào)賦值語句包括：簡單信號(hào)賦值語句、條件信號(hào)賦值語句、選擇信號(hào)賦值語句簡單信號(hào)賦值語句：信號(hào)賦值語句<=表達(dá)式；條件信號(hào)賦值語句：賦值目標(biāo)<=表達(dá)式WHEN賦值條件ELSE（類似于IF語句）表達(dá)式WHEN賦值條件ELSE……表達(dá)式；選擇信號(hào)賦值語句：WITH選擇表達(dá)式SELECT（類似于CASE語句）賦值目標(biāo)<=表達(dá)式WHEN選擇值，表達(dá)式WHEN選擇值，……表達(dá)式WHEN選擇值；元件例化是使VHDL設(shè)計(jì)實(shí)體構(gòu)成自上而下層次化設(shè)計(jì)的一個(gè)重要途徑。組成部分：1)將一個(gè)現(xiàn)成的設(shè)計(jì)實(shí)體定義為一個(gè)元件的語句；2)此元件與當(dāng)前設(shè)計(jì)實(shí)體中的連接說明元件例化語句中定義的例化元件的端口名與當(dāng)前系統(tǒng)的連接實(shí)體端口名的接口表達(dá)式表達(dá)有兩種方式：1)名字關(guān)聯(lián)方式：通過“=>”一一對應(yīng)2)位置關(guān)聯(lián)方式：按例化元件端口的定義順序?qū)⒗膶?yīng)的連接實(shí)體端口名一一列出生成語句有一種復(fù)制功能。生成語句的四個(gè)組成部分：生成方式、說明部分、并行語句、標(biāo)號(hào)。子程序是利用順序語句來定義和完成算法的。只能通過子程序調(diào)用及與子程序的界面端口進(jìn)行通信。包括過程(可單獨(dú)存在，多個(gè)返回值，有輸入/出雙向參數(shù))和函數(shù)(作為語句的一部分調(diào)用，一個(gè)返回值，所有參數(shù)都是輸入?yún)?shù))，可在VHDL的結(jié)構(gòu)體或程序包中任何位置調(diào)用子程序。子程序特性：可重載性，即允許有許多重名的子程序，但這些子程序的參數(shù)類型及返回值數(shù)據(jù)類型不同函數(shù)組成：函數(shù)首(作用：作為程序包的有關(guān)此函數(shù)的一個(gè)接口界面)、函數(shù)體重載函數(shù)：VHDL允許相同的函數(shù)名定義函數(shù)，但要求函數(shù)中定義的操作數(shù)具有不同的數(shù)據(jù)類型。過程組成部分：過程首、過程體。過程首不是必須的，過程體可以獨(dú)立存在和使用過程首參數(shù)表用于對常數(shù)、變量、信號(hào)三類數(shù)據(jù)對象目標(biāo)作出說明，并用IN、OUT、INOUT定義參數(shù)工作模式(信息流向)一般把EDA技術(shù)的發(fā)展分為CAD、CAE、EDA三個(gè)階段。EDA設(shè)計(jì)流程包括設(shè)計(jì)準(zhǔn)備、設(shè)計(jì)輸入、設(shè)計(jì)處理、器件編程四個(gè)步驟.EDA的設(shè)計(jì)驗(yàn)證包括功能仿真、時(shí)序仿真、器件測試三個(gè)過程EDA的設(shè)計(jì)輸入包括文本輸入方式、圖形輸入方式、波形輸入方式三個(gè)過程當(dāng)前最流行的并成為IEEE標(biāo)準(zhǔn)的硬件描述語言包括VHDL語言、Verilog和HDL語言將硬件描述語言轉(zhuǎn)化為硬件電路的重要工具軟件稱為HDL綜合器基于EPROM、E2PROM和快閃存儲(chǔ)器件的可編程器件，在系統(tǒng)斷電后編程信息不丟失基于SRAM結(jié)構(gòu)的可編程器件，在系統(tǒng)斷電后編程信息會(huì)丟失CPLD器件中至少包括可編程邏輯宏單元、可編程I/O單元、可編程內(nèi)部連線三種結(jié)構(gòu)FPGA的三種可編程電路分別是可編程邏輯塊CLB、輸入/輸出模塊IOB、互連資源三種結(jié)構(gòu)根據(jù)邏輯功能塊的大小不同，可將FPGA(可編程邏輯器件)分為細(xì)密度、粗密度兩類；據(jù)FPGA內(nèi)部連線結(jié)構(gòu)的不同，可將FPGA分為分段互連型、連續(xù)互連型兩類；據(jù)FPGA采用的開關(guān)元件不同，可將FPGA分一次編程型(OTP)、可重復(fù)編程型(MTP)兩類目前常見的可編程邏輯器件的編程和配置工藝包括電可擦存儲(chǔ)單元的E2PROM或Flash技術(shù)、SRAM查找表的編程單元、反熔絲編程單元三種編程工藝。VHDL設(shè)計(jì)實(shí)體的基本結(jié)構(gòu)由庫、程序包使用說明、設(shè)計(jì)實(shí)體的說明、結(jié)構(gòu)體說明、配置等部分組成實(shí)體、結(jié)構(gòu)體是設(shè)計(jì)實(shí)體的基本組成部分，他們可以構(gòu)成最基本的VHDL程序在VHDL的端口聲明語句中，端口方向包括inoutbufferinoutVHDL的數(shù)據(jù)對象包括常數(shù)constant、變量variable、信號(hào)signal它們是用來存放各種類型數(shù)據(jù)的容器VHDL的操作符包括邏輯操作符、關(guān)系操作符、算術(shù)操作符、符號(hào)操作符VHDL的順序語句只能出現(xiàn)在進(jìn)程process、函數(shù)function、過程procedure中，按照書寫順序自上而下，一條一條執(zhí)行。VHDL的進(jìn)程（process）語句是由順序語句組成的，但其本身卻是并行語句MaxplusⅡ支持圖形、符號(hào)、文本、波形等不同編輯方式指定設(shè)計(jì)電路的輸入/輸出端口與目標(biāo)芯片引腳的連接關(guān)系的過程稱為引腳鎖定在完成設(shè)計(jì)電路的輸入/輸出端口與目標(biāo)芯片引腳的鎖定后，再次對設(shè)計(jì)電路的仿真稱時(shí)序仿真或后仿真圖形文件設(shè)計(jì)結(jié)束后一定要通過仿真，檢查設(shè)計(jì)文件是否正確以EDA方式設(shè)計(jì)實(shí)現(xiàn)的電路設(shè)計(jì)文件，最終偶可以編程下載到FPGA和CPLD芯片中，完成硬件設(shè)計(jì)和驗(yàn)證MAX+PLUS的文本文件類型是(后綴名).VHD在PC上利用VHDL進(jìn)行項(xiàng)目設(shè)計(jì)，不允許在根目錄下進(jìn)行，不惜在根目錄為設(shè)計(jì)建立一個(gè)工程目錄(文件夾)VHDL源程序的文件名應(yīng)與實(shí)體名相同，否則無法通過編譯EDA名詞解釋1.CPLD:復(fù)雜可編程邏輯器件 2.HDL:硬件描述語言3.LUT:查找表(Look-Up-Table) 4.ASIC:專用集成電路5.SOC:單芯片系統(tǒng) 6.VHDL:超高速硬件描述語言7.FPGA:現(xiàn)場可編程門陣列 8.RTL:寄存器傳輸級(jí)9.SOPC:可編程片上系統(tǒng) 10.EAB:嵌入式陣列塊11.LAB:邏輯陣列塊 12.IP:知識(shí)產(chǎn)權(quán)核13.EDA:電子設(shè)計(jì)自動(dòng)化 14.I