數(shù)字電子技術(shù)課件

第一章數(shù)制和碼制1.1概述數(shù)字量和模擬量數(shù)字量：變化在時(shí)間上和數(shù)量上都是不連續(xù)的。（存在一個(gè)最小數(shù)量單位△）模擬量：數(shù)字量以外的物理量。數(shù)字電路和模擬電路：工作信號(hào)，研究的對(duì)象，分析/設(shè)計(jì)方法以及所用的數(shù)學(xué)工具都有顯著的不同數(shù)字量和模擬量電子電路的作用：處理資訊模擬電路：用連續(xù)的模擬電壓/電流值來表示資訊數(shù)字量和模擬量電子電路的作用：處理資訊數(shù)字電路：用一個(gè)離散的電壓序列來表示資訊1.2幾種常用的數(shù)制數(shù)制：

①每一位的構(gòu)成

②從低位向高位的進(jìn)位規(guī)則常用到的：十進(jìn)位，二進(jìn)位，八進(jìn)制，十六進(jìn)制十進(jìn)位，二進(jìn)位，八進(jìn)制，十六進(jìn)制逢二進(jìn)一逢八進(jìn)一逢十進(jìn)一逢十六進(jìn)一十進(jìn)位數(shù)二進(jìn)位八進(jìn)制十六進(jìn)制00000000001000101102001002203001103304010004405010105506011006607011107708100010809100111910101012A11101113B12110014C13110115D14111016E15111117F不同進(jìn)制數(shù)的對(duì)照表1.3不同數(shù)制間的轉(zhuǎn)換一、二－十轉(zhuǎn)換例：二、十－二轉(zhuǎn)換整數(shù)部分:例：∟∟∟∟∟∟∟∟二、十－二轉(zhuǎn)換小數(shù)部分:例：三、二－十六轉(zhuǎn)換例：將(01011110.10110010)2化為十六進(jìn)制四、十六－二轉(zhuǎn)換例：將(8FAC6)16化為二進(jìn)位五、八進(jìn)制數(shù)與二進(jìn)位數(shù)的轉(zhuǎn)換例：將(011110.010111)2化為八進(jìn)制例：將(52.43)8化為二進(jìn)位六、十六進(jìn)制數(shù)與十進(jìn)位數(shù)的轉(zhuǎn)換

十六進(jìn)制轉(zhuǎn)換為十進(jìn)位

十進(jìn)位轉(zhuǎn)換為十六進(jìn)制：通過二進(jìn)位轉(zhuǎn)化

1.4二進(jìn)位運(yùn)算1.4.1二進(jìn)位算術(shù)運(yùn)算的特點(diǎn) 算術(shù)運(yùn)算：1：和十進(jìn)位算數(shù)運(yùn)算的規(guī)則相同

2：逢二進(jìn)一

特點(diǎn)：加、減、乘、除全部可以用移位和相加這兩種操作實(shí)現(xiàn)。簡(jiǎn)化了電路結(jié)構(gòu)

所以數(shù)字電路中普遍採(cǎi)用二進(jìn)位算數(shù)運(yùn)算1.4二進(jìn)位數(shù)運(yùn)算1.4.2反碼、補(bǔ)數(shù)和補(bǔ)數(shù)運(yùn)算

二進(jìn)位數(shù)的正、負(fù)號(hào)也是用0/1表示的。在定點(diǎn)運(yùn)算中，最高位為符號(hào)位（0為正，1為負(fù)）如+89=（01011001）

-89=（1

1011001）二進(jìn)位數(shù)的補(bǔ)數(shù)：最高位為符號(hào)位（0為正，1為負(fù)）正數(shù)的補(bǔ)數(shù)和它的原碼相同負(fù)數(shù)的補(bǔ)數(shù)=數(shù)值位逐位求反(反碼)+1

如+5=（00101）

-5=（11011）通過補(bǔ)數(shù)，將減一個(gè)數(shù)用加上該數(shù)的補(bǔ)數(shù)來實(shí)現(xiàn)10–5=510+7－12=5（捨棄進(jìn)位）

7+5=12產(chǎn)生進(jìn)位的模

7是-5對(duì)模數(shù)12的補(bǔ)數(shù)1011–0111=0100

（11-7=4）1011+1001=10100

=0100（捨棄進(jìn)位）（11+9－16=4）0111+1001=240111是-1001對(duì)模24（16）

的補(bǔ)數(shù)

兩個(gè)補(bǔ)數(shù)表示的二進(jìn)位數(shù)相加時(shí)的符號(hào)位討論例：用二進(jìn)位補(bǔ)數(shù)運(yùn)算求出13＋10、13－10、－13＋10、－13－10結(jié)論：將兩個(gè)加數(shù)的符號(hào)位和來自最高位數(shù)字位的進(jìn)位相加，結(jié)果就是和的符號(hào)解：1.5幾種常用的編碼一、十進(jìn)位代碼幾種常用的十進(jìn)位代碼十進(jìn)位數(shù)8421碼餘3碼2421碼5211碼餘3迴圈碼000000011000000000010100010100000100010110200100101001001000111300110110001101010101401000111010001110100501011000101110001100601101001110010011101701111010110111001111810001011111011011110910011100111111111010二、格雷碼特點(diǎn)：1.每一位的狀態(tài)變化都按一定的順序迴圈。

2.編碼順序依次變化，按表中順序變化時(shí)，相鄰代碼只有一位改變狀態(tài)。應(yīng)用：減少過渡雜訊

編碼順序二進(jìn)位格雷碼編碼順序二進(jìn)位碼格雷碼0000000008100011001000100019100111012001000111010101111300110010111011111040100011012110010105010101111311011011601100101141110100170111010015111110002.1概述基本概念

邏輯：事物的因果關(guān)係 邏輯運(yùn)算的數(shù)學(xué)基礎(chǔ)：邏輯代數(shù) 在二值邏輯中的變數(shù)取值：

0/12.2邏輯代數(shù)中的三種基本運(yùn)算

與（AND）或（OR）非（NOT）以A=1表示開關(guān)A合上，A=0表示開關(guān)A斷開；

以Y=1表示燈亮，Y=0表示燈不亮；

三種電路的因果關(guān)係不同：與條件同時(shí)具備，結(jié)果發(fā)生Y=AANDB=A&B=A·B=ABABY0000100011或條件之一具備，結(jié)果發(fā)生Y=AORB=A+BABY0000110111非條件不具備，結(jié)果發(fā)生

AY0110幾種常用的複合邏輯運(yùn)算與非 或非 與或非幾種常用的複合邏輯運(yùn)算異或Y=A

BABY0000110110幾種常用的複合邏輯運(yùn)算同或Y=A⊙BABY0010100011 2.3.1基本公式

2.3.2常用公式2.3邏輯代數(shù)的基本公式和常用公式2.3.1基本公式根據(jù)與、或、非的定義，得表2.3.1的布爾恒等式序號(hào)公式序號(hào)公式101′

=0;0′=110

A=0111+A=121A=A120+A=A3AA=A13A+A=A4AA′=014A+A′=15AB=BA15A+B=B+A6A(BC)=(AB)C16A+(B+C)=(A+B)+C7A(B+C)=AB+AC17A+BC=(A+B)(A+C)8(AB)′=A′+B′18(A+B)′=A′B′9(A′)′=A證明方法：推演真值表公式（17）的證明（公式推演法）：公式（17）的證明（真值表法）：ABCBCA+BCA+BA+C（A+B）(A+C)00000000001000100100010001111111100011111010111111001111111111112.3.2若干常用公式序號(hào)公式21A+AB=A22A+A′B=A+B23AB+AB′=A24A(A+B)=A25AB+A′C+BC=AB+A′CAB＋A′C+BCD=AB+A′C26A(AB)′=AB′;A′(AB)′=A′2.4邏輯代數(shù)的基本定理2.4.1代入定理

------在任何一個(gè)包含A的邏輯等式中，若以另外一個(gè)邏輯式代入式中A的位置，則等式依然成立。2.4.1代入定理應(yīng)用舉例：式（17）A+BC=(A+B)(A+C) A+B(CD)=(A+B)(A+CD) =(A+B)(A+C)(A+D)2.4.1代入定理應(yīng)用舉例：式（8）2.4邏輯代數(shù)的基本定理2.4.2反演定理

-------對(duì)任一邏輯式

變換順序先括弧，然後乘，最後加

不屬於單個(gè)變數(shù)的上的反號(hào)保留不變2.4.2反演定理應(yīng)用舉例：2.5.1邏輯函數(shù)Y=F(A,B,C,······)------若以邏輯變數(shù)為輸入，運(yùn)算結(jié)果為輸出，則輸入變數(shù)值確定以後，輸出的取值也隨之而定。輸入/輸出之間是一種函數(shù)關(guān)係。注：在二值邏輯中， 輸入/輸出都只有兩種取值0/1。2.5邏輯函數(shù)及其表示方法2.5.2邏輯函數(shù)的表示方法真值表邏輯式邏輯圖波形圖卡諾圖電腦軟體中的描述方式各種表示方法之間可以相互轉(zhuǎn)換真值表輸入變數(shù)ABC····輸出Y1Y2

····遍曆所有可能的輸入變數(shù)的取值組合輸出對(duì)應(yīng)的取值邏輯式將輸入/輸出之間的邏輯關(guān)係用與/或/非的運(yùn)算式表示就得到邏輯式。邏輯圖用邏輯圖形符號(hào)表示邏輯運(yùn)算關(guān)係，與邏輯電路的實(shí)現(xiàn)相對(duì)應(yīng)。波形圖將輸入變數(shù)所有取值可能與對(duì)應(yīng)輸出按時(shí)間順序排列起來畫成時(shí)間波形。卡諾圖EDA中的描述方式

HDL(HardwareDescriptionLanguage)

VHDL(VeryHighSpeedIntegratedCircuit…)VerilogHDL EDIF DTIF

。。。

舉例：舉重裁判電路ABCY00000010010001101000101111011111各種表現(xiàn)形式的相互轉(zhuǎn)換：真值表邏輯式例：奇偶判別函數(shù)的真值表A=0,B=1,C=1使

A′BC=1A=1,B=0,C=1使AB′C=1A=1,B=1,C=0使

ABC′=1這三種取值的任何一種都使Y=1,所以

Y=?ABCY00000010010001111000101111011110真值表邏輯式：找出真值表中使Y=1的輸入變數(shù)取值組合。每組輸入變數(shù)取值對(duì)應(yīng)一個(gè)乘積項(xiàng)，其中取值為1的寫原變數(shù)，取值為0的寫反變數(shù)。將這些變數(shù)相加即得Y。把輸入變數(shù)取值的所有組合逐個(gè)代入邏輯式中求出Y，列表邏輯式邏輯圖1.用圖形符號(hào)代替邏輯式中的邏輯運(yùn)算符。邏輯式邏輯圖1.用圖形符號(hào)代替邏輯式中的邏輯運(yùn)算符。2.從輸入到輸出逐級(jí)寫出每個(gè)圖形符號(hào)對(duì)應(yīng)的邏輯運(yùn)算式。波形圖真值表最小項(xiàng)m：m是乘積項(xiàng)包含n個(gè)因數(shù)n個(gè)變數(shù)均以原變數(shù)和反變數(shù)的形式在m中出現(xiàn)一次對(duì)於n變數(shù)函數(shù)有2n個(gè)最小項(xiàng)2.5.3邏輯函數(shù)的兩種標(biāo)準(zhǔn)形式

最小項(xiàng)之和最大項(xiàng)之積

最小項(xiàng)舉例：兩變數(shù)A,B的最小項(xiàng)三變數(shù)A,B,C的最小項(xiàng)最小項(xiàng)的編號(hào)：最小項(xiàng)取值對(duì)應(yīng)編號(hào)ABC十進(jìn)位數(shù)0000m00011m10102m20113m31004m41015m51106m61117m7最小項(xiàng)的性質(zhì)在輸入變數(shù)任一取值下，有且僅有一個(gè)最小項(xiàng)的值為1。全體最小項(xiàng)之和為1。任何兩個(gè)最小項(xiàng)之積為0。兩個(gè)相鄰的最小項(xiàng)之和可以合併，消去一對(duì)因數(shù)，只留下公共因數(shù)。

------相鄰：僅一個(gè)變數(shù)不同的最小項(xiàng)如邏輯函數(shù)最小項(xiàng)之和的形式：例：利用公式可將任何一個(gè)函數(shù)化為邏輯函數(shù)最小項(xiàng)之和的形式：例：利用公式可將任何一個(gè)函數(shù)化為邏輯函數(shù)最小項(xiàng)之和的形式：例：利用公式可將任何一個(gè)函數(shù)化為邏輯函數(shù)最小項(xiàng)之和的形式：例：邏輯函數(shù)最小項(xiàng)之和的形式：例：邏輯函數(shù)最小項(xiàng)之和的形式：例：邏輯函數(shù)最小項(xiàng)之和的形式：例：最大項(xiàng)：M是相加項(xiàng)；包含n個(gè)因數(shù)。n個(gè)變數(shù)均以原變數(shù)和反變數(shù)的形式在M中出現(xiàn)一次。如：兩變數(shù)A,B的最大項(xiàng)對(duì)於n變數(shù)函數(shù)2n個(gè)最大項(xiàng)的性質(zhì)在輸入變數(shù)任一取值下，有且僅有一個(gè)最大項(xiàng)的值為0；全體最大項(xiàng)之積為0；任何兩個(gè)最大項(xiàng)之和為1；只有一個(gè)變數(shù)不同的最大項(xiàng)的乘積等於各相同變數(shù)之和。最大項(xiàng)的編號(hào)：最大項(xiàng)取值對(duì)應(yīng)編號(hào)ABC十進(jìn)位數(shù)1117M71106M61015M51004M40113M30102M20011M10000M02.6邏輯函數(shù)的化簡(jiǎn)法邏輯函數(shù)的最簡(jiǎn)形式最簡(jiǎn)與或

------包含的乘積項(xiàng)已經(jīng)最少，每個(gè)乘積項(xiàng)的因數(shù)也最少，稱為最簡(jiǎn)的與-或邏輯式。2.6.1公式化簡(jiǎn)法反復(fù)應(yīng)用基本公式和常用公式，消去多餘的乘積項(xiàng)和多餘的因數(shù)。例：

2.6.1公式化簡(jiǎn)法反復(fù)應(yīng)用基本公式和常用公式，消去多餘的乘積項(xiàng)和多餘的因數(shù)。例：

2.6.1公式化簡(jiǎn)法反復(fù)應(yīng)用基本公式和常用公式，消去多餘的乘積項(xiàng)和多餘的因數(shù)。例：

2.6.1公式化簡(jiǎn)法反復(fù)應(yīng)用基本公式和常用公式，消去多餘的乘積項(xiàng)和多餘的因數(shù)。例：

2.6.1公式化簡(jiǎn)法反復(fù)應(yīng)用基本公式和常用公式，消去多餘的乘積項(xiàng)和多餘的因數(shù)。例：

2.6.2卡諾圖化簡(jiǎn)法

邏輯函數(shù)的卡諾圖表示法實(shí)質(zhì)：將邏輯函數(shù)的最小項(xiàng)之和的以圖形的方式表示出來以2n個(gè)小方塊分別代表n變數(shù)的所有最小項(xiàng)，並將它們排列成矩陣，而且使幾何位置相鄰的兩個(gè)最小項(xiàng)在邏輯上也是相鄰的（只有一個(gè)變數(shù)不同），就得到表示n變數(shù)全部最小項(xiàng)的卡諾圖。表示最小項(xiàng)的卡諾圖二變數(shù)卡諾圖三變數(shù)的卡諾圖4變數(shù)的卡諾圖表示最小項(xiàng)的卡諾圖二變數(shù)卡諾圖三變數(shù)的卡諾圖4變數(shù)的卡諾圖表示最小項(xiàng)的卡諾圖二變數(shù)卡諾圖三變數(shù)的卡諾圖4變數(shù)的卡諾圖五變數(shù)的卡諾圖用卡諾圖表示邏輯函數(shù)將函數(shù)表示為最小項(xiàng)之和的形式。在卡諾圖上與這些最小項(xiàng)對(duì)應(yīng)的位置上添入1，其餘地方添0。用卡諾圖表示邏輯函數(shù)例：用卡諾圖表示邏輯函數(shù)

用卡諾圖化簡(jiǎn)函數(shù)依據(jù)：具有相鄰性的最小項(xiàng)可合併，消去不同因數(shù)。

在卡諾圖中，最小項(xiàng)的相鄰性可以從圖形中直觀地反映出來。合併最小項(xiàng)的原則：兩個(gè)相鄰最小項(xiàng)可合併為一項(xiàng)，消去一對(duì)因數(shù)四個(gè)排成矩形的相鄰最小項(xiàng)可合併為一項(xiàng)，消去兩對(duì)因數(shù)八個(gè)相鄰最小項(xiàng)可合併為一項(xiàng)，消去三對(duì)因數(shù)兩個(gè)相鄰最小項(xiàng)可合併為一項(xiàng)，

消去一對(duì)因數(shù)化簡(jiǎn)步驟：

------用卡諾圖表示邏輯函數(shù)

------找出可合併的最小項(xiàng)

------化簡(jiǎn)後的乘積項(xiàng)相加 （項(xiàng)數(shù)最少，每項(xiàng)因數(shù)最少）

用卡諾圖化簡(jiǎn)函數(shù)卡諾圖化簡(jiǎn)的原則化簡(jiǎn)後的乘積項(xiàng)應(yīng)包含函數(shù)式的所有最小項(xiàng)，即覆蓋圖中所有的1。乘積項(xiàng)的數(shù)目最少，即圈成的矩形最少。每個(gè)乘積項(xiàng)因數(shù)最少，即圈成的矩形最大。例：0001111001ABC例：000111100011111101ABC例：000111100011111101ABC例：化簡(jiǎn)結(jié)果不唯一例：0001111000011110ABCD例：00011110001001011001111111101111ABCD約束項(xiàng)任意項(xiàng)邏輯函數(shù)中的無關(guān)項(xiàng)：約束項(xiàng)和任意項(xiàng)可以寫入函數(shù)式，也可不包含在函數(shù)式中，因此統(tǒng)稱為無關(guān)項(xiàng)。在邏輯函數(shù)中，對(duì)輸入變數(shù)取值的限制，在這些取值下為1的最小項(xiàng)稱為約束項(xiàng)在輸入變數(shù)某些取值下，函數(shù)值為1或?yàn)?不影響邏輯電路的功能，在這些取值下為1的最小項(xiàng)稱為任意項(xiàng)2.7具有無關(guān)項(xiàng)的邏輯函數(shù)及其化簡(jiǎn)

2.7.1約束項(xiàng)、任意項(xiàng)和邏輯函數(shù)式中的無關(guān)項(xiàng)2.7.2無關(guān)項(xiàng)在化簡(jiǎn)邏輯函數(shù)中的應(yīng)用合理地利用無關(guān)項(xiàng)，可得更簡(jiǎn)單的化簡(jiǎn)結(jié)果。加入（或去掉）無關(guān)項(xiàng)，應(yīng)使化簡(jiǎn)後的項(xiàng)數(shù)最少，每項(xiàng)因數(shù)最少······

從卡諾圖上直觀地看，加入無關(guān)項(xiàng)的目的是為矩形圈最大，矩形組合數(shù)最少。0001111000101111101ABCD000111100001x0010x1011x0xx101x0xABCD000111100001x0010x1011x0xx101x0xABCD例：00011110000001011x0111xxxx1010xxABCD2.8用multisim進(jìn)行邏輯函數(shù)的化簡(jiǎn)與變換例:已知邏輯函數(shù)Y的真值表如下,試用multisim求出Y的邏輯函數(shù)式,並將其化簡(jiǎn)為與-或形式ABCDY1000010010101001011X1100X110101110X11111ABCDY0000000011001000011X010000101101101011113.1概述門電路：實(shí)現(xiàn)基本運(yùn)算、複合運(yùn)算的單元電路，如與門、與非門、或門······門電路中以高/低電平表示邏輯狀態(tài)的1/0獲得高、低電平的基本原理高/低電平都允許有一定的變化範(fàn)圍正邏輯：高電平表示1，低電平表示0

負(fù)邏輯：高電平表示0，低電平表示1

3.2半導(dǎo)體二極體門電路

半導(dǎo)體二極體的結(jié)構(gòu)和外特性

（Diode）二極體的結(jié)構(gòu)：

PN結(jié)+引線+封裝構(gòu)成PN3.2.1二極體的開關(guān)特性：高電平：VIH=VCC低電平：VIL=0VI=VIH

D截止，VO=VOH=VCCVI=VIL

D導(dǎo)通，VO=VOL=0.7V二極體的開關(guān)等效電路：二極體的動(dòng)態(tài)電流波形：3.2.2二極體與門設(shè)VCC=5V加到A,B的VIH=3VVIL=0V二極體導(dǎo)通時(shí)VDF=0.7VABY0V0V0.7V0V3V0.7V3V0V0.7V3V3V3.7VABY000010100111規(guī)定3V以上為10.7V以下為03.2.3二極體或門設(shè)VCC=5V加到A,B的VIH=3VVIL=0V二極體導(dǎo)通時(shí)VDF=0.7VABY0V0V0V0V3V2.3V3V0V2.3V3V3V2.3VABY000011101111規(guī)定2.3V以上為10V以下為0二極體構(gòu)成的門電路的缺點(diǎn)電平有偏移帶負(fù)載能力差只用於IC內(nèi)部電路3.3CMOS門電路

3.3.1MOS管的開關(guān)特性一、MOS管的結(jié)構(gòu)S(Source)：源極G(Gate)：柵極D(Drain)：漏極B(Substrate):襯底金屬層氧化物層半導(dǎo)體層PN結(jié)以N溝道增強(qiáng)型為例：以N溝道增強(qiáng)型為例：當(dāng)加+VDS時(shí)，VGS=0時(shí)，D-S間是兩個(gè)背向PN結(jié)串聯(lián)，iD=0加上+VGS，且足夠大至VGS>VGS(th),D-S間形成導(dǎo)電溝道（N型層）開啟電壓二、輸入特性和輸出特性輸入特性：直流電流為0，看進(jìn)去有一個(gè)輸入電容CI，對(duì)動(dòng)態(tài)有影響。輸出特性：

iD=f(VDS)對(duì)應(yīng)不同的VGS下得一族曲線。漏極特性曲線（分三個(gè)區(qū)域）截止區(qū)恒流區(qū)可變電阻區(qū)漏極特性曲線（分三個(gè)區(qū)域）截止區(qū)：VGS<VGS(th)，iD=0,ROFF>109Ω漏極特性曲線（分三個(gè)區(qū)域）恒流區(qū)：iD

基本上由VGS決定，與VDS關(guān)係不大漏極特性曲線（分三個(gè)區(qū)域）

可變電阻區(qū)：當(dāng)VDS較低（近似為0），VGS一定時(shí)， 這個(gè)電阻受VGS控制、可變。三、MOS管的基本開關(guān)電路四、等效電路OFF，截止?fàn)顟B(tài)

ON，導(dǎo)通狀態(tài)五、MOS管的四種類型增強(qiáng)型耗盡型大量正離子導(dǎo)電溝道3.3.2CMOS反相器的電路結(jié)構(gòu)和工作原理一、電路結(jié)構(gòu)二、電壓、電流傳輸特性三、輸入雜訊容限結(jié)論：可以通過提高VDD來提高雜訊容限3.3.3CMOS反相器的靜態(tài)輸入和輸出特性一、輸入特性二、輸出特性二、輸出特性3.3.4CMOS反相器的動(dòng)態(tài)特性一、傳輸延遲時(shí)間二、交流雜訊容限三、動(dòng)態(tài)功耗三、動(dòng)態(tài)功耗

3.3.5其他類型的CMOS門電路一、其他邏輯功能的門電路1.與非門2.或非門帶緩衝極的CMOS門1、與非門帶緩衝極的CMOS門2.解決方法二、漏極開路的門電路（OD門）

三、CMOS傳輸門及雙向模擬開關(guān)1.傳輸門2.雙向模擬開關(guān)四、三態(tài)輸出門三態(tài)門的用途雙極型三極管的開關(guān)特性 （BJT,BipolarJunctionTransistor）3.5TTL門電路

3.5.1半導(dǎo)體三極管的開關(guān)特性一、雙極型三極管的結(jié)構(gòu)管芯+三個(gè)引出電極+外殼基區(qū)薄低摻雜發(fā)射區(qū)高摻雜集電區(qū)低摻雜以NPN為例說明工作原理：當(dāng)VCC

>>VBBbe結(jié)正偏,bc結(jié)反偏e區(qū)發(fā)射大量的電子b區(qū)薄，只有少量的空穴bc反偏，大量電子形成IC二、三極管的輸入特性和輸出特性

三極管的輸入特性曲線（NPN）VON

：開啟電壓矽管，0.5~0.7V鍺管，0.2~0.3V近似認(rèn)為:VBE<VONiB=0VBE≥VONiB

的大小由外電路電壓，電阻決定

三極管的輸出特性固定一個(gè)IB值，即得一條曲線，在VCE>0.7V以後，基本為水準(zhǔn)直線特性曲線分三個(gè)部分放大區(qū)：條件VCE>0.7V,iB>0,iC隨iB成正比變化，ΔiC=βΔiB。飽和區(qū)：條件VCE<0.7V,iB>0,VCE很低，ΔiC

隨ΔiB增加變緩，趨於“飽和”。截止區(qū)：條件VBE=0V,iB=0,iC=0,c—e間“斷開”。三、雙極型三極管的基本開關(guān)電路只要參數(shù)合理：VI=VIL時(shí)，T截止，VO=VOHVI=VIH時(shí)，T導(dǎo)通，VO=VOL工作狀態(tài)分析：圖解分析法：四、三極管的開關(guān)等效電路截止?fàn)顟B(tài)飽和導(dǎo)通狀態(tài)五、動(dòng)態(tài)開關(guān)特性從二極體已知，PN結(jié)存在電容效應(yīng)。在飽和與截止兩個(gè)狀態(tài)之間轉(zhuǎn)換時(shí)，iC的變化將滯後於VI，則VO的變化也滯後於VI。六、三極管反相器三極管的基本開關(guān)電路就是非門 實(shí)際應(yīng)用中，為保證 VI=VIL時(shí)T可靠截止，常在 輸入接入負(fù)壓。

參數(shù)合理？VI=VIL時(shí)，T截止，VO=VOHVI=VIH時(shí)，T截止，VO=VOL例3.5.1：計(jì)算參數(shù)設(shè)計(jì)是否合理5V-8V3.3KΩ10KΩ1KΩβ=20VCE(sat)=0.1VVIH=5VVIL=0V例3.5.1：計(jì)算參數(shù)設(shè)計(jì)是否合理將發(fā)射極外接電路化為等效的VB與RB電路當(dāng)當(dāng)又因此，參數(shù)設(shè)計(jì)合理3.5.2TTL反相器的電路結(jié)構(gòu)和工作原理一、電路結(jié)構(gòu)設(shè)

二、電壓傳輸特性二、電壓傳輸特性二、電壓傳輸特性需要說明的幾個(gè)問題：

三、輸入雜訊容限3.5.3TTL反相器的靜態(tài)輸入特性和輸出特性

例：扇出係數(shù)（Fan-out），試計(jì)算門G1能驅(qū)動(dòng)多少個(gè)同樣的門電路負(fù)載。輸入輸出3.5.4TTL反相器的動(dòng)態(tài)特性一、傳輸延遲時(shí)間1、現(xiàn)象二、交流雜訊容限（b）負(fù)脈衝雜訊容限（a）正脈衝雜訊容限

當(dāng)輸入信號(hào)為窄脈衝，且接近於tpd時(shí)，輸出變化跟不上，變化很小，因此交流雜訊容限遠(yuǎn)大於直流雜訊容限。三、電源的動(dòng)態(tài)尖峰電流2、動(dòng)態(tài)尖峰電流3.5.5其他類型的TTL門電路一、其他邏輯功能的門電路1.與非門2.或非門3.與或非門4.異或門二、集電極開路的門電路1、推拉式輸出電路結(jié)構(gòu)的局限性①輸出電平不可調(diào)②負(fù)載能力不強(qiáng)，尤其是高電平輸出③輸出端不能並聯(lián)使用

OC門2、OC門的結(jié)構(gòu)特點(diǎn)OC門實(shí)現(xiàn)的線與3、外接負(fù)載電阻RL的計(jì)算3、外接負(fù)載電阻RL的計(jì)算3、外接負(fù)載電阻RL的計(jì)算三、三態(tài)輸出門（ThreestateOutputGate,TS）三態(tài)門的用途一、高速系列74H/54H（High-SpeedTTL）電路的改進(jìn)(1)輸出級(jí)採(cǎi)用複合管（減小輸出電阻Ro）(2)減少各電阻值2.性能特點(diǎn)速度提高的同時(shí)功耗也增加2.4.5TTL電路的改進(jìn)系列

（改進(jìn)指標(biāo)：)二、肖特基系列74S/54S（SchottkyTTL）電路改進(jìn)採(cǎi)用抗飽和三極管用有源泄放電路代替74H系列中的R3減小電阻值2.性能特點(diǎn)速度進(jìn)一步提高，電壓傳輸特性沒有線性區(qū)，功耗增大4.1概述一、組合邏輯電路的特點(diǎn)從功能上從電路結(jié)構(gòu)上任意時(shí)刻的輸出僅取決於該時(shí)刻的輸入不含記憶（存儲(chǔ)）元件二、邏輯功能的描述組合邏輯電路組合邏輯電路的框圖一、邏輯抽象分析因果關(guān)係，確定輸入/輸出變數(shù)定義邏輯狀態(tài)的含意（賦值）列出真值表二、寫出函數(shù)式三、選定器件類型四、根據(jù)所選器件：對(duì)邏輯式化簡(jiǎn)（用門） 變換（用MSI） 或進(jìn)行相應(yīng)的描述（PLD）五、畫出邏輯電路圖，或下載到PLD

六、工藝設(shè)計(jì)4.2.2組合邏輯電路的設(shè)計(jì)方法設(shè)計(jì)舉例：設(shè)計(jì)一個(gè)監(jiān)視交通信號(hào)燈狀態(tài)的邏輯電路如果信號(hào)燈出現(xiàn)故障，Z為1RAGZ設(shè)計(jì)舉例：1.抽象輸入變數(shù):

紅（R）、黃（A）、綠（G）輸出變數(shù)：故障信號(hào)（Z）2.寫出邏輯運(yùn)算式輸入變數(shù)輸出RAGZ00010010010001111000101111011111設(shè)計(jì)舉例：3.選用小規(guī)模SSI器件4.化簡(jiǎn)5.畫出邏輯圖4.3若干常用組合邏輯電路4.3.1編碼器編碼：將輸入的每個(gè)高/低電平信號(hào)變成一個(gè)對(duì)應(yīng)的二進(jìn)位代碼普通編碼器優(yōu)先編碼器一、普通編碼器特點(diǎn)：任何時(shí)刻只允許輸入一個(gè)編碼信號(hào)。例：3位二進(jìn)位普通編碼器輸入輸出I0I1I2I3I4I5I6I7Y2Y1Y01000000000001000000001001000000100001000001100001000100000001001010000001011000000001111利用無關(guān)項(xiàng)化簡(jiǎn)，得：二、優(yōu)先編碼器特點(diǎn)：允許同時(shí)輸入兩個(gè)以上的編碼信號(hào)，但只對(duì)其中優(yōu)先權(quán)最高的一個(gè)進(jìn)行編碼。例：8線-3線優(yōu)先編碼器（設(shè)I7優(yōu)先權(quán)最高…I0優(yōu)先權(quán)最低）輸入輸出I0I1I2I3I4I5I6I7Y2Y1Y0XXXXXXX1111XXXXXX10110XXXXX100101XXXX1000100XXX10000011XX100000010X100000000110000000000低電平實(shí)例：

74HC148選通信號(hào)選通信號(hào)附

加

輸

出

信

號(hào)為0時(shí)，電路工作無編碼輸入為0時(shí)，電路工作有編碼輸入輸入輸出1XXXXXXXX11111011111111111010XXXXXXX0000100XXXXXX01001100XXXXX011010100XXXX0111011100XXX01111100100XX011111101100X01111111101000111111111110狀態(tài)11不工作01工作，但無輸入10工作，且有輸入00不可能出現(xiàn)附加輸出信號(hào)的狀態(tài)及含意控制端擴(kuò)展功能舉例：例： 用兩片8線-3線優(yōu)先編碼器

16線-4線優(yōu)先編碼器其中，的優(yōu)先權(quán)最高···狀態(tài)11不工作01工作，但無輸入10工作，且有輸入00不可能出現(xiàn)第一片為高優(yōu)先權(quán)只有(1)無編碼輸入時(shí)，(2)才允許工作第(1)片時(shí)表示對(duì)的編碼低3位輸出應(yīng)是兩片的輸出的“或”三、二-十進(jìn)位優(yōu)先編碼器將編成0110~1110

的優(yōu)先權(quán)最高，

最低輸入的低電平信號(hào)變成一個(gè)對(duì)應(yīng)的十進(jìn)位的編碼4.3.2解碼器解碼：將每個(gè)輸入的二進(jìn)位代碼譯成對(duì)應(yīng)的輸出高、低電平信號(hào)。常用的有：二進(jìn)位解碼器，二-十進(jìn)位解碼器，顯示解碼器等一、二進(jìn)位解碼器例：3線—8線解碼器輸入輸出A2A1A0Y7Y6Y5Y4Y3Y2Y1Y00000000000100100000010010000001000110000100010000010000101001000001100100000011110000000真值表邏輯運(yùn)算式：用電路進(jìn)行實(shí)現(xiàn)用二極體與門陣列組成的3線－8線解碼器

集成解碼器實(shí)例：74HC138低電平輸出附加控制端74HC138的功能表：輸入輸出S1A2A1A00XXXX11111111X1XXX1111111110000111111101000111111101100101111101110011111101111010011101111101011101111110110101111111011101111111利用附加控制端進(jìn)行擴(kuò)展例：用74HC138（3線—8線解碼器）

4線—16線解碼器D3=1D3=0二、二—十進(jìn)位解碼器將輸入BCD碼的10個(gè)代碼譯成10個(gè)高、低電平的輸出信號(hào)

BCD碼以外的偽碼，輸出均無低電平信號(hào)產(chǎn)生例：74HC42三、用解碼器設(shè)計(jì)組合邏輯電路1.基本原理

3位二進(jìn)位解碼器給出3變數(shù)的全部最小項(xiàng);

。。。

n位二進(jìn)位解碼器給出n變數(shù)的全部最小項(xiàng);

任意函數(shù) 將n位二進(jìn)位解碼輸出的最小項(xiàng)組合起來，可獲得任何形式的輸入變數(shù)不大於n的組合函數(shù)2.舉例例：利用74HC138設(shè)計(jì)一個(gè)多輸出的組合邏輯電路，輸出邏輯函數(shù)式為：四、顯示解碼器1.七段字元顯示器如：2.BCD七段字元顯示解碼器 （代碼轉(zhuǎn)換器）7448輸入輸出數(shù)字A3A2A1A0YaYbYcYdYeYfYg字形000001111110100010110000200101101101300111111001401000110011501011011011601100011111701111110000810001111111910011110011101010000110111101100110011211000100011131101100101114111000011111511110000000真值表卡諾圖BCD－七段顯示解碼器7448的邏輯圖7448的附加控制信號(hào)：（1）燈測(cè)試輸入當(dāng)時(shí)，Ya~Yg全部置為17448的附加控制信號(hào)：（2）滅零輸入當(dāng)時(shí)，時(shí)，則滅燈7448的附加控制信號(hào)：（3）滅燈輸入/滅零輸出輸入信號(hào)，稱滅燈輸入控制端：無論輸入狀態(tài)是什麼，數(shù)碼管熄滅輸出信號(hào)，稱滅零輸出端：只有當(dāng)輸入，且滅零輸入信號(hào)時(shí)，才給出低電平因此表示解碼器將本來應(yīng)該顯示的零熄滅了

例：利用和的配合，實(shí)現(xiàn)多位顯示系統(tǒng)的滅零控制整數(shù)部分：最高位是0，而且滅掉以後，輸出作為次高位的輸入信號(hào)小數(shù)部分：最低位是0，而且滅掉以後，輸出作為次低位的輸入信號(hào)4.3.3數(shù)據(jù)選擇器一、工作原理A1A0Y11XX0000D10001D11010D12011D13例：“雙四選一”，74HC153

分析其中的一個(gè)“四選一”例：用兩個(gè)“四選一”接成“八選一”“四選一”只有2位地址輸入，從四個(gè)輸入中選中一個(gè)“八選一”的八個(gè)數(shù)據(jù)需要3位地址代碼指定其中任何一個(gè)二、用數(shù)據(jù)選擇器設(shè)計(jì)組合電路1.基本原理

具有n位地址輸入的數(shù)據(jù)選擇器，可產(chǎn)生任何形式的輸入變數(shù)不大於n+1的組合函數(shù)例如：4.3.4加法器一、1位加法器1.半加器，不考慮來自低位的進(jìn)位，將兩個(gè)1位的二進(jìn)位數(shù)相加輸入輸出ABSCO00000110101011012.全加器：將兩個(gè)1位二進(jìn)位數(shù)及來自低位的進(jìn)位相加

輸入輸出ABCISCO000000011001010011011001010101110011111174LS18374HC183二、多位加法器串行進(jìn)位加法器優(yōu)點(diǎn)：簡(jiǎn)單缺點(diǎn)：慢2.超前進(jìn)位加法器基本原理：加到第i位的進(jìn)位輸入信號(hào)是兩個(gè)加數(shù)第i位以前各位（0~j-1）的函數(shù)，可在相加前由A,B兩數(shù)確定。優(yōu)點(diǎn)：快，每1位的和及最後的進(jìn)位基本同時(shí)產(chǎn)生。缺點(diǎn)：電路複雜。74LS283三、用加法器設(shè)計(jì)組合電路基本原理：若能生成函數(shù)可變換成輸入變數(shù)與輸入變數(shù)相加若能生成函數(shù)可變換成輸入變數(shù)與常量相加例：將BCD的8421碼轉(zhuǎn)換為餘3碼輸入輸出DCBAY3Y2Y1Y000000011000101000010010100110110010001110101100001101001011110101000101110011100思考：已知X是3位二進(jìn)位數(shù)（其值小於等於5），試實(shí)現(xiàn)Y=3X並用7段數(shù)碼管進(jìn)行顯示?Y=3X？D2D1D04.3.5數(shù)值比較器用來比較兩個(gè)二進(jìn)位數(shù)的數(shù)值大小一、1位數(shù)值比較器A,B比較有三種可能結(jié)果二、多位數(shù)值比較器原理：從高位比起，只有高位相等，才比較下一位。例如：2.積體電路CC14585實(shí)現(xiàn)4位二進(jìn)位數(shù)的比較3.比較兩個(gè)8位二進(jìn)位數(shù)的大小4.4組合邏輯電路中的競(jìng)爭(zhēng)-冒險(xiǎn)現(xiàn)象4.4.1競(jìng)爭(zhēng)-冒險(xiǎn)現(xiàn)象及成因一、什麼是“競(jìng)爭(zhēng)”兩個(gè)輸入“同時(shí)向相反的邏輯電平變化”，稱存在“競(jìng)爭(zhēng)”

二、因“競(jìng)爭(zhēng)”而可能在輸出產(chǎn) 生尖峰脈衝的現(xiàn)象，稱為 “競(jìng)爭(zhēng)-冒險(xiǎn)”。三、2線—4線解碼器中的競(jìng)爭(zhēng)-冒險(xiǎn)現(xiàn)象

4.4.2*略4.4.3消除競(jìng)爭(zhēng)-冒險(xiǎn)現(xiàn)象的方法一、接入濾波電容 尖峰脈衝很窄，用很小的電容就可將尖峰削弱到VTH

以下。二、引入選通脈衝 取選通脈衝作用時(shí)間，在電路達(dá)到穩(wěn)定之後，P的高電平期的輸出信號(hào)不會(huì)出現(xiàn)尖峰。三、修改邏輯設(shè)計(jì)例：4.5用multisim分析組合邏輯電路例:用mulitisim分析邏輯電路.找出電路的邏輯函數(shù)式和邏輯真值表。5.1概述一、用於記憶1位二進(jìn)位信號(hào)

1.有兩個(gè)能自行保持的狀態(tài)

2.根據(jù)輸入信號(hào)可以置成0或1二、分類

1.按觸發(fā)方式（電平，脈衝，邊沿）

2.按邏輯功能（RS,JK,D,T）

5.2SR鎖存器一、電路結(jié)構(gòu)與工作原理0000001110011011010001101100①1110①①二、動(dòng)作特點(diǎn)在任何時(shí)刻，輸入都能直接改變輸出的狀態(tài)。例：5.3電平觸發(fā)的觸發(fā)器一、電路結(jié)構(gòu)與工作原理0XX000XX1110000100111100111011101001011011101*11111*二、動(dòng)作特點(diǎn)在CLK=1的全部時(shí)間裏，S和R的變化都將引起輸出狀態(tài)的變化。D觸發(fā)器0XX000XX1110000100111100111011101001011011101*11111*5.4脈衝觸發(fā)的觸發(fā)器一、電路結(jié)構(gòu)與工作原理提高可靠性，要求每個(gè)CLK週期輸出狀態(tài)只能改變1次XXXX0000001110011011010001101101*1111*JKQ’主從SRQQQ’CLKJ主從SRKQQ’QQ’CLK(5)列出真值表XXXX00000011100110110100011011011110XXXX0000001110011011010001101101*1111*主從SRJKQQ’QQ’CLK二、脈衝觸發(fā)方式的動(dòng)作特點(diǎn)主從SRJKQQ’QQ’CLK5.5邊沿觸發(fā)的觸發(fā)器為了提高可靠性，增強(qiáng)抗干擾能力，希望觸發(fā)器的次態(tài)僅取決於CLK的下降沿（或上升沿）到來時(shí)的輸入信號(hào)狀態(tài)，與在此前、後輸入的狀態(tài)沒有關(guān)係。用CMOS傳輸門的邊沿觸發(fā)器維持阻塞觸發(fā)器用門電路tpd的邊沿觸發(fā)器

···一、電路結(jié)構(gòu)和工作原理1、用兩個(gè)電平觸發(fā)D觸發(fā)器組成的邊沿觸發(fā)器利用CMOS傳輸門的邊沿觸發(fā)器XXX0X01X15.6觸發(fā)器的邏輯功能及其描述方法5.6.1觸發(fā)器按邏輯功能的分類 時(shí)鐘控制的觸發(fā)器中 由於輸入方式不同（單端，雙端輸入）、次態(tài)（）隨輸入變化的規(guī)則不同一、SR觸發(fā)器1.定義，凡在時(shí)鐘信號(hào)作用下，具有如下功能的觸發(fā)器稱為SR觸發(fā)器0000001110011011010001101101*1111*二、JK觸發(fā)器1.定義00000011100110110100011011011110三、T觸發(fā)器1.定義：凡在時(shí)鐘信號(hào)作用下，具有如下功能的觸發(fā)器000010101110四、D觸發(fā)器1.定義：凡在時(shí)鐘信號(hào)作用下，具有如下功能的觸發(fā)器000010101111。。。。邏輯功能：是與輸入及在CLK作用後穩(wěn)態(tài)之間的關(guān)係（RS,JK,D,T）

電路結(jié)構(gòu)形式：具有不同的動(dòng)作特點(diǎn)（轉(zhuǎn)換狀態(tài)的動(dòng)態(tài)過程）（同步，主從，邊沿）5.7觸發(fā)器的動(dòng)態(tài)特性一、輸入信號(hào)寬度二、傳輸延遲時(shí)間6.1概述一、時(shí)序邏輯電路的特點(diǎn)功能上：任一時(shí)刻的輸出不僅取決於該時(shí)刻的輸入，還與電路原來的狀態(tài)有關(guān)。例：串行加法器，兩個(gè)多位數(shù)從低位到高位逐位相加

2.電路結(jié)構(gòu)上

①包含存儲(chǔ)電路和組合電路 ②記憶體狀態(tài)和輸入變數(shù)共同決定輸出二、時(shí)序電路的一般結(jié)構(gòu)形式與功能描述方法可以用三個(gè)方程組來描述：三、時(shí)序電路的分類1.同步時(shí)序電路與非同步時(shí)序電路同步：存儲(chǔ)電路中所有觸發(fā)器的時(shí)鐘使用統(tǒng)一的clk,狀態(tài)變化發(fā)生在同一時(shí)刻非同步：沒有統(tǒng)一的clk,觸發(fā)器狀態(tài)的變化有先有後2.Mealy型和Moore型Mealy型：Moore型：6.2時(shí)序電路的分析方法6.2.1同步時(shí)序電路的分析方法分析：找出給定時(shí)序電路的邏輯功能 即找出在輸入和CLK作用下，電路的次態(tài)和輸出。一般步驟：①從給定電路寫出存儲(chǔ)電路中每個(gè)觸發(fā)器的驅(qū)動(dòng)方程（輸入的邏輯式），得到整個(gè)電路的驅(qū)動(dòng)方程。②將驅(qū)動(dòng)方程代入觸發(fā)器的特性方程，得到狀態(tài)方程。③從給定電路寫出輸出方程。例：TTL電路6.2.2時(shí)序電路的狀態(tài)轉(zhuǎn)換表、狀態(tài)轉(zhuǎn)換圖、狀態(tài)機(jī)流程圖和時(shí)序圖一、狀態(tài)轉(zhuǎn)換表0000010001010001001100111000100101010111001100001111000100000100102010030110410005101061101700000111110000二、狀態(tài)轉(zhuǎn)換圖三、狀態(tài)機(jī)流程圖（StateMachineChart）四、時(shí)序圖例：（4）列狀態(tài)轉(zhuǎn)換表：（5）狀態(tài)轉(zhuǎn)換圖00011011001/010/011/000/1111/100/001/010/0*6.2.3非同步時(shí)序邏輯電路的分析方法各觸發(fā)器的時(shí)鐘不同時(shí)發(fā)生例：TTL電路6.3若干常用的時(shí)序邏輯電路6.3.1寄存器和移位寄存器一、寄存器①用於寄存一組二值代碼，N位寄存器由N個(gè)觸發(fā)器組成，可存放一組N位二值代碼。②只要求其中每個(gè)觸發(fā)器可置1，置0。例1：例：用維-阻觸發(fā)器結(jié)構(gòu)的74HC175二、移位寄存器（代碼在寄存器中左/右移動(dòng)）具有存儲(chǔ)+移位功能器件實(shí)例：74LS194A，左/右移，並行輸入，保持，非同步置零等功能R’DS1S0工作狀態(tài)0XX置零100保持101右移110左移111並行輸入

擴(kuò)展應(yīng)用（4位8位）6.3.2計(jì)數(shù)器用於計(jì)數(shù)、分頻、定時(shí)、產(chǎn)生節(jié)拍脈衝等分類：按時(shí)鐘分，同步、非同步 按計(jì)數(shù)過程中數(shù)字增減分，加、減和可逆 按計(jì)數(shù)器中的數(shù)字編碼分，二進(jìn)位、二-十進(jìn)位和 迴圈碼…

按計(jì)數(shù)容量分，十進(jìn)位，六十進(jìn)位…一、同步計(jì)數(shù)器同步二進(jìn)位計(jì)數(shù)器①同步二進(jìn)位加法計(jì)數(shù)器原理：根據(jù)二進(jìn)位加法運(yùn)算規(guī)則可知：在多位二進(jìn)位數(shù)末位加1，若第i位以下皆為1時(shí)，則第i位應(yīng)翻轉(zhuǎn)。由此得出規(guī)律，若用T觸發(fā)器構(gòu)成計(jì)數(shù)器，則第i位觸發(fā)器輸入端Ti的邏輯式應(yīng)為：器件實(shí)例：74161工作狀態(tài)X0XXX置0（非同步）10XX預(yù)置數(shù)（同步）X1101保持（包括C）X11X0保持（C=0）1111計(jì)數(shù)②同步二進(jìn)位減法計(jì)數(shù)器原理：根據(jù)二進(jìn)位減法運(yùn)算規(guī)則可知：在多位二進(jìn)位數(shù)末位減1，若第i位以下皆為0時(shí)，則第i位應(yīng)翻轉(zhuǎn)。由此得出規(guī)律，若用T觸發(fā)器構(gòu)成計(jì)數(shù)器，則第i位觸發(fā)器輸入端Ti的邏輯式應(yīng)為：③同步加減計(jì)數(shù)器加/減計(jì)數(shù)器加/減計(jì)數(shù)結(jié)果加/減計(jì)數(shù)器計(jì)數(shù)結(jié)果兩種解決方案a.單時(shí)鐘方式加/減脈衝用同一輸入端，由加/減控制線的高低電平?jīng)Q定加/減器件實(shí)例：74LS191（用T觸發(fā)器）工作狀態(tài)X11X保持XX0X預(yù)置數(shù)(非同步)010加計(jì)數(shù)011減計(jì)數(shù)b.雙時(shí)鐘方式器件實(shí)例：74LS193（採(cǎi)用T’觸發(fā)器，即T=1）2.同步十進(jìn)位計(jì)數(shù)器①加法計(jì)數(shù)器

基本原理：在四位二進(jìn)位計(jì)數(shù)器基礎(chǔ)上修改，當(dāng)計(jì)到1001時(shí)，則下一個(gè)CLK電路狀態(tài)回到0000。能自啟動(dòng)器件實(shí)例：74160工作狀態(tài)X0XXX置0（非同步）10XX預(yù)置數(shù)（同步）X1101保持（包括C）X11X0保持（C=0）1111計(jì)數(shù)②減法計(jì)數(shù)器基本原理：對(duì)二進(jìn)位減法計(jì)數(shù)器進(jìn)行修改，在0000時(shí)減“1”後跳變?yōu)?001，然後按二進(jìn)位減法計(jì)數(shù)就行了。能自啟動(dòng)③十進(jìn)位可逆計(jì)數(shù)器基本原理一致，電路只用到0000~1001的十個(gè)狀態(tài)實(shí)例器件單時(shí)鐘：74190,168雙時(shí)鐘：74192二.非同步計(jì)數(shù)器1.二進(jìn)位計(jì)數(shù)器①非同步二進(jìn)位加法計(jì)數(shù)器在末位+1時(shí)，從低位到高位逐位進(jìn)位方式工作。原則：每1位從“1”變“0”時(shí)，向高位發(fā)出進(jìn)位，使高位翻轉(zhuǎn)②非同步二進(jìn)位減法計(jì)數(shù)器在末位-1時(shí)，從低位到高位逐位借位方式工作。原則：每1位從“0”變“1”時(shí)，向高位發(fā)出進(jìn)位，使高位翻轉(zhuǎn)2、非同步十進(jìn)位加法計(jì)數(shù)器原理：在4位二進(jìn)位非同步加法計(jì)數(shù)器上修改而成，要跳過1010~1111這六個(gè)狀態(tài)12345678910J=0J=1J=0J=K=1J=1J=0器件實(shí)例：二－五－十進(jìn)位非同步計(jì)數(shù)器74LS290三、任意進(jìn)制計(jì)數(shù)器的構(gòu)成方法

用已有的N進(jìn)制晶片，組成M進(jìn)制計(jì)數(shù)器，是常用的方法。N進(jìn)制M進(jìn)制1.N>M原理：計(jì)數(shù)迴圈過程中設(shè)法跳過N－M個(gè)狀態(tài)。具體方法：置零法置數(shù)法例：將十進(jìn)位的74160接成六進(jìn)制計(jì)數(shù)器非同步置零法工作狀態(tài)X0XXX置0（非同步）10XX預(yù)置數(shù)（同步）X1101保持（包括C）X11X0保持（C=0）1111計(jì)數(shù)例：將十進(jìn)位的74160接成六進(jìn)制計(jì)數(shù)器非同步置零法置數(shù)法

(a)置入0000

(b)置入10012.N<M①M(fèi)=N1×N2先用前面的方法分別接成N1和N2兩個(gè)計(jì)數(shù)器。N1和N2間的連接有兩種方式：a.並行進(jìn)位方式：用同一個(gè)CLK，低位片的進(jìn)位輸出作為高位片的計(jì)數(shù)控制信號(hào)（如74160的EP和ET）b.串行進(jìn)位方式：低位片的進(jìn)位輸出作為高位片的CLK，兩片始終同時(shí)處於計(jì)數(shù)狀態(tài)例：用74160接成一百進(jìn)制

工作狀態(tài)X0XXX置0（非同步）10XX預(yù)置數(shù)（同步）X1101保持（包括C）X11X0保持（C=0）1111計(jì)數(shù)例：用兩片74160接成一百進(jìn)制計(jì)數(shù)器並行進(jìn)位法串行進(jìn)位法②M不可分解採(cǎi)用整體置零和整體置數(shù)法：先用兩片接成M’>M的計(jì)數(shù)器然後再採(cǎi)用置零或置數(shù)的方法例：用74160接成二十九進(jìn)制

工作狀態(tài)X0XXX置0（非同步）10XX預(yù)置數(shù)（同步）X1101保持（包括C）X11X0保持（C=0）1111計(jì)數(shù)例：用74160接成二十九進(jìn)制整體置零（非同步）整體置數(shù)（同步）四、移位寄存器型計(jì)數(shù)器1.環(huán)形計(jì)數(shù)器2.扭環(huán)形計(jì)數(shù)器五、計(jì)數(shù)器應(yīng)用實(shí)例例1，計(jì)數(shù)器+解碼器→順序節(jié)拍脈衝發(fā)生器例2，計(jì)數(shù)器+數(shù)據(jù)選擇器→序列脈衝發(fā)生器發(fā)生的序列：000101116.4時(shí)序邏輯電路的設(shè)計(jì)方法6.4.1同步時(shí)序邏輯電路的設(shè)計(jì)方法設(shè)計(jì)的一般步驟一、邏輯抽象，求出狀態(tài)轉(zhuǎn)換圖或狀態(tài)轉(zhuǎn)換表1.確定輸入/輸出變數(shù)、電路狀態(tài)數(shù)。2.定義輸入/輸出邏輯狀態(tài)以及每個(gè)電路狀態(tài)的含意，並對(duì)電路狀態(tài)進(jìn)行編號(hào)。3.按設(shè)計(jì)要求列出狀態(tài)轉(zhuǎn)換表，或畫出狀態(tài)轉(zhuǎn)換圖。二、狀態(tài)化簡(jiǎn)若兩個(gè)狀態(tài)在相同的輸入下有相同的輸出，並轉(zhuǎn)換到同一個(gè)次態(tài)，則稱為等價(jià)狀態(tài)；等價(jià)狀態(tài)可以合併。三、狀態(tài)分配（編碼）1.確定觸發(fā)器數(shù)目。2.給每個(gè)狀態(tài)規(guī)定一個(gè)代碼。（通常編碼的取法、排列順序都依照一定的規(guī)律）四、選定觸發(fā)器類型求出狀態(tài)方程，驅(qū)動(dòng)方程，輸出方程。五、畫出邏輯圖六、檢查自啟動(dòng)例：設(shè)計(jì)一個(gè)串行數(shù)據(jù)檢測(cè)器，要求在連續(xù)輸入三個(gè)或三個(gè)以上“1”時(shí)輸出為1，其餘情況下輸出為0。一、抽象、畫出狀態(tài)轉(zhuǎn)換圖二、狀態(tài)化簡(jiǎn)用X（1位）表示輸入數(shù)據(jù)用Y（1位）表示輸出（檢測(cè)結(jié)果）三、狀態(tài)分配取n=2，令的00、01、10為則，四、選用JK觸發(fā)器，求方程組五、畫邏輯圖六、檢查電路能否自啟動(dòng)將狀態(tài)“11”代入狀態(tài)方程和輸出方程，分別求X=0/1下的次態(tài)和現(xiàn)態(tài)下的輸出，得到：能自啟動(dòng)6.6用multisim分析時(shí)序邏輯電路例:分析下圖的計(jì)數(shù)器電路。求電路的時(shí)序圖.說明這是幾進(jìn)制的計(jì)數(shù)器。第八章可編程邏輯器件

（PLD,ProgrammableLogicDevice）8.1概述一、PLD的基本特點(diǎn)1.數(shù)字積體電路從功能上有分為通用型、專用型兩大類2.PLD的特點(diǎn)：是一種按通用器件來生產(chǎn)，但邏輯功能是由用戶通過對(duì)器件編程來設(shè)定的數(shù)字系統(tǒng)二、PLD的發(fā)展和分類PROM是最早的PLDPAL可編程邏輯陣列FPLA現(xiàn)場(chǎng)可編程陣列邏輯GAL通用陣列邏輯EPLD可擦除的可編程邏輯器件FPGA現(xiàn)場(chǎng)可編程門陣列ISP-PLD在系統(tǒng)可編程的PLD三、LSI中用的邏輯圖符號(hào)8.2現(xiàn)場(chǎng)可編程邏輯陣列FPLA組合電路和時(shí)序電路結(jié)構(gòu)的通用形式A0~An-1W0W(2n-1)D0Dm8.2FPLA組合電路和時(shí)序電路結(jié)構(gòu)的通用形式8.3PAL（ProgrammableArrayLogic）8.3.1PAL的基本電路結(jié)構(gòu)一、基本結(jié)構(gòu)形式 可編程“與”陣列+固定“或”陣列+輸出電路 最簡(jiǎn)單的形式為：二、編程單元出廠時(shí)，所有的交叉點(diǎn)均有熔絲8.3.2PAL的輸出電路結(jié)構(gòu)和回饋形式一.專用輸出結(jié)構(gòu)用途：產(chǎn)生組合邏輯電路二.可編程輸入/輸出結(jié)構(gòu)用途：組合邏輯電路，有三態(tài)控制可實(shí)現(xiàn)匯流排連接可將輸出作輸入用三.寄存器輸出結(jié)構(gòu)用途：產(chǎn)生時(shí)序邏輯電路四.異或輸出結(jié)構(gòu)時(shí)序邏輯電路還可便於對(duì)“與-或”輸出求反五.運(yùn)算回饋結(jié)構(gòu)時(shí)序邏輯電路可產(chǎn)生A、B的十六種算術(shù)、邏輯運(yùn)算8.3.3PAL的應(yīng)用舉例8.4通用邏輯陣列GAL8.4.1電路結(jié)構(gòu)形式可編程“與”陣列+固定“或”陣列+可編程輸出電路

OLMC編程單元採(cǎi)用E2CMOS可改寫GAL16V88.4.2OLMC數(shù)據(jù)選擇器8.4.3GAL的輸入和輸出特性GAL是一種較為理想的高輸入阻抗器件GAL輸出緩衝級(jí)8.5可擦除的可編程邏輯陣列EPLD一、結(jié)構(gòu)特點(diǎn)相當(dāng)於“與-或”陣列（PAL）+OLMC二、採(cǎi)用EPROM工藝集成度提高8.7現(xiàn)場(chǎng)可編程門陣列FPGA一、基本結(jié)構(gòu)1.IOB2.CLB3.互連資源4.SRAM1.IOB可以設(shè)置為輸入/輸出；輸入時(shí)可設(shè)置為：同步（經(jīng)觸發(fā)器） 非同步（不經(jīng)觸發(fā)器）2.CLB本身包含了組合電路和觸發(fā)器，可構(gòu)成小的時(shí)序電路將許多CLB組合起來，可形成大系統(tǒng)3.互連資源4.SRAM

分佈式

每一位觸發(fā)器控制一個(gè)編程點(diǎn)

二、編程數(shù)據(jù)的裝載數(shù)據(jù)可先放在EPROM或PC機(jī)中通電後，自行啟動(dòng)FPGA內(nèi)部的一個(gè)時(shí)序控制邏輯電路，將在EPROM中存放的數(shù)據(jù)讀入FPGA的SRAM中“裝載”結(jié)束後，進(jìn)入編程設(shè)定的工作狀態(tài)?。∶看瓮ｋ娽?，SRAM中數(shù)據(jù)消失下次工作仍需重新裝載8.8在系統(tǒng)可編程通用數(shù)字開關(guān)（ispGDS）ispGDS22的結(jié)構(gòu)框圖8.9PLD的編程以上各種PLD均需離線進(jìn)行編程操作，使用開發(fā)系統(tǒng)一、開發(fā)系統(tǒng)硬體：電腦+編程器軟體：開發(fā)環(huán)境（軟體平臺(tái)）

VHDL,Verilog

真值表，方程式，電路邏輯圖（Schematic）狀態(tài)轉(zhuǎn)換圖（FSM）二、步驟抽象（系統(tǒng)設(shè)計(jì)採(cǎi)用Top-Down的設(shè)計(jì)方法）選定PLD選定開發(fā)系統(tǒng)編寫根源程式（或輸入檔）調(diào)試，運(yùn)行仿真，產(chǎn)生下載檔下載測(cè)試9.1概述一、硬體描述語言的作用二、硬體描述語言的發(fā)展三、硬體描述語言的分類10.1概述一、獲取矩形脈衝的方法1.脈衝波形發(fā)生電路2.脈衝波形整形電路二、描述矩形脈衝特性的主要參數(shù)10.2施密特觸發(fā)器（常用的一類脈衝整形電路）10.2.1用門電路組成的施密特觸發(fā)器10.2.2集成施密特觸發(fā)器一、雙極型IC1.2.器件實(shí)例7413二、CMOSIC施密特觸發(fā)器的主要特點(diǎn)：輸入信號(hào)在上升和下降過程中，電路狀態(tài)轉(zhuǎn)換的輸入電平不同電路狀態(tài)轉(zhuǎn)換時(shí)有正回饋過程，使輸出波形邊沿變陡10.2.3施密特觸發(fā)器的應(yīng)用一、用於波形變換 二、用於鑒幅10.2.3施密特觸發(fā)器的應(yīng)用三、用於脈衝整形10.3單穩(wěn)態(tài)觸發(fā)器特點(diǎn)：①有一個(gè)穩(wěn)態(tài)和一個(gè)暫穩(wěn)態(tài)。②在外界觸發(fā)信號(hào)作用下，能從穩(wěn)態(tài)→暫穩(wěn)態(tài)，維持一段時(shí)間後自動(dòng)返回穩(wěn)態(tài)。③暫穩(wěn)態(tài)維持的時(shí)間長(zhǎng)短取決於電路內(nèi)部參數(shù)。10.3.1用門電路組成的單穩(wěn)態(tài)觸發(fā)器一、積分型G1和G2為TTL門1、原理分析2.性能參數(shù)計(jì)算輸出脈寬：二、微分型G1和G2為CMOS門1.原理分析二、微分